具有速率匹配的高计算效率的卷积编码的制作方法与工艺

具有速率匹配的高计算效率的卷积编码相关申请的交叉引用本申请要求2007年6月8日提交的申请号为60/942,770的美国临时申请的优先权，该临时申请的公开内容通过引用结合到本文中。技术领域本发明一般地涉及用于移动通信网络的差错编码(errorcoding)，并且更具体地涉及一种具有速率匹配的高计算效率的卷积编码的方法和设备。

背景技术：
速率匹配是一种在移动通信系统中用以将编码器(例如卷积编码器或turbo编码器)的码率与通信信道的数据传输速率进行匹配的技术。速率匹配典型地包括对编码器输出的编码比特进行删余(puncture)或者重复来匹配通信信道的数据传输速率。速率匹配允许单个编码器用于多个具有不同数据传输速率的数据信道。在传统的速率匹配电路中，编码器接收输入比特流并且生成两个或更多编码比特流。交织器对每个编码比特流进行交织。速率匹配电路对每个交织的比特流中的编码比特进行比特复用(bit-multiplex)，并且输出单个比特流到发射机，该单个比特流具有期望数目的比特以匹配通信信道的数据传输速率。由速率匹配电路所执行的比特复用对来自所有交织的比特流的交织比特进行混杂。如果编码器输出的比特数目大于所需数目，则一些交织比特就被删余。相反地，如果编码器输出的比特数目小于所需数目，则一些比特可以被重复。速率匹配电路可以使用循环缓冲器，或实时复用电路来实现。虽然过去使用的速率匹配电路提供良好的性能，但是仍然存在对提供良好性能并具有更低复杂度的用于卷积码的新速率匹配电路的需求。

技术实现要素：
本发明涉及供卷积编码器使用的用于速率匹配的方法和设备。信息序列被输入至非系统性卷积编码器。该卷积编码器对信息序列进行编码并且输出两个或更多奇偶校验比特(paritybit)流。交织电路对每个奇偶校验比特流中的奇偶校验比特进行交织而不对不同奇偶校验比特流中的奇偶校验比特进行混合。经交织的奇偶校验比特被输入到速率匹配电路。该速率匹配电路输出选定数目的奇偶校验比特以匹配数据信道。所述奇偶校验比特按组的次序输出。也就是说，来自第一组奇偶校验比特的所有奇偶校验比特都在来自下一组的任何奇偶校验比特输出之前被输出。根据本发明的用于速率匹配的方法和设备允许使用相同的交织器来对编码器所输出的不同奇偶校验比特流进行交织，降低了用于移动终端的信道编码器的复杂度，并且提高了信道编码的性能。附图说明图1示出了包括编码电路的示范性收发机。图2示出了根据本发明的一个示范性实施例的编码电路。图3示出了根据一个示范性实施例的第一示范性速率匹配电路。图4示出了根据另一示范性实施例的第二示范性速率匹配电路。图5示出了由示范性速率匹配电路输出的奇偶校验比特的次序。图6示出了对输入比特流进行编码以便传输的示范性方法。具体实施方式图1示出了用于移动通信系统的通信终端10的主要部件。通信终端10包括用于控制通信终端10的整体操作的系统控制器12、用于存储操作所需的程序和数据的存储器14、用于向远程设备传送信号的发射机20、以及用于从远程设备接收信号的接收机30。发射机20和接收机30通过允许全双工操作的双工器或开关(switch)16而耦合到一个或多个天线18。发射机20接收来自信息源的信息流，处理信息流以生成适合通过无线电信道传输的发射信号，并将发射信号调制到RF载波上。发射机20包括信源编码器22、信道编码器24、和调制器26。信源编码器22去除冗余或对信息比特流进行随机化以产生针对最大信息内容而优化的信息序列。来自信源编码器22的信息序列被传到信道编码器24。信道编码器24将冗余单元引入到由信源编码器22所提供的信息序列中以生成编码序列。由信道编码器24所增加的冗余用于增强通信系统的纠错能力。信道编码器24的输出是传送序列。调制器26接收来自信道编码器24的传送序列并生成适合于通信信道的物理性质并且能够通过通信信道而被高效传送的波形。接收机30接收从远端设备传送的已经在通过通信信道时被破坏的信号。接收机的功能是从所接收的信号重建原始信息流。接收机30包括解调器32、信道解码器34和信源解码器36。解调器32处理所接收的信号并生成接收比特序列，其可以包含每个接收比特或符号的硬值或软值。如果所接收的信号通过通信信道没有差错地传送，则接收比特序列将与发射机处的传送比特序列相同。在实际情况中，所接收的信号通过通信信道会将传输差错引入接收信号中。信道解码器34使用发射机20处的信道编码器24所增加的冗余来检测和纠正比特差错。对解调32和信道解码器34表现性能的度量是在解码信息序列中比特差错发生的频率。作为最后一步，信源解码器36重建来自信息源的原始信息比特流。图2示出了根据本发明的一个实施例的示范性信道编码器24。信道编码器24包括编码器40、交织电路42和速率匹配电路44。在一些实施例中，信道编码器24也可以进一步包括位于速率匹配电路44之后的信道交织器46。编码器40可以包括例如非系统性卷积编码器。该编码器40接收输入序列I并生成两个或更多奇偶校验比特流P1，P2，...，PN。例如，编码器40可以实施1/3码率、约束长度k＝7且生成多项式为[133，171，165]。的咬尾卷积码。这种卷积码属于具有最优距离谱(ODS)的最大自由距离(MFD)码的类别。这种类别的码使得码字之间的自由距离最大化并且在所有距离处具有最低权重。这种卷积码的另一个优点就是码率为1/2的码能够通过对多项式[165]。所产生的编码比特进行删余来得到。所得到的1/2码率的卷积码由生成多项式[133，171]。给出。本领域技术人员将会理解到，1/3码率和1/2码率的卷积码的嵌套结构能够被用于降低信道编码器24的复杂度。交织电路42包括三个交织器42a、42b、42c，分别用于对来自卷积编码器40的三个奇偶校验比特流进行处理。本领域技术人员将会理解到，每个奇偶校验比特流对应于其中一个生成多项式。这些奇偶校验比特流在图2中示为P1、P2和P3。奇偶校验比特流P1对应于生成多项式[133]。，奇偶校验比特流P2对应于生成多项式[171]。，而奇偶校验比特流P3对应于生成多项式[165]。。如将在下文中更为详细介绍的那样，奇偶校验比特的组复用(groupmultiplexing)允许相同的交织器42a、42b、42c分别用于奇偶校验比特流P1、P2、P3中的每一个。针对每个经编码的比特流P1、P2、P3使用相同的交织器结构的能力降低了信道编码器24的复杂度。相反地，实施比特级复用的速率匹配电路需要针对不同的奇偶校验比特流P1、P2、P3使用不同的交织器。虽然针对每个奇偶校验比特流使用相同的交织器的能力是本发明的一个优点，然而本领域技术人员将会理解到，交织电路42可以包括用于每个奇偶校验比特流的不同交织器42a、42b、42c。由交织器42a、42b、42c输出的交织的奇偶校验比特流P’1、P’2、P’3被输入到速率匹配电路44。速率匹配电路44正如下文中所描述的那样对奇偶校验比特流P’1、P’2、P’3执行组复用，并且输出一输出序列C。另外，速率匹配电路44可以对一些奇偶校验比特进行删余或重复以使得输出比特数目与数据传输信道相匹配。正如上文所述，示范性实施例中的卷积编码器40包括1/3码率的卷积码。因此，当需要1/3码率的卷积码时，速率匹配电路44将所有三个奇偶校验比特流中的所有奇偶校验比特输出。速率匹配电路44以组复用的格式输出这些奇偶校验比特。也就是说，速率匹配电路44首先输出与奇偶校验比特流P1相对应的奇偶校验比特，后面是奇偶校验比特流P2中的奇偶校验比特，然后跟着输出奇偶校验比特流P3中的奇偶校验比特。这三个奇偶校验比特流P1、P2、P3中的奇偶校验比特不会像在传统速率匹配电路中那样被混杂，而是以组的形式被输出。当需要高于1/3的码率以匹配数据通信信道时，速率匹配电路44通过对所选择的奇偶校验比特进行删余来输出少于全部的奇偶校验比特。当对奇偶校验比特进行删余时，速率匹配电路44首先对与奇偶校验比特流P3相对应的奇偶校验比特进行删余，后面是与奇偶校验比特流P2相对应的奇偶校验比特。也就是说，直到奇偶校验比特流P3中的全部奇偶校验比特被删余后才对奇偶校验比特流P2中的奇偶校验比特进行删余。剩余的尚未被删余的奇偶校验比特以上文所描述的组次序输出。由此，对于码率为1/2的卷积码，速率匹配电路44对与奇偶校验比特流P3相对应的所有比特进行删余。为了获得在1/2和1/3之间的码率，速率匹配电路44对与奇偶校验比特流P3相对应的一些而不是全部的奇偶校验比特进行删余。为了获得高于1/2的码率，速率匹配电路44对与奇偶校验比特流P3相对应的全部奇偶校验比特以及与奇偶校验比特流P2相对应的一些奇偶校验比特流进行删余。当需要小于1/3的码率以匹配数据通信信道时，速率匹配电路44将每个奇偶校验比特流中的奇偶校验比特以上文所描述的P1、P2、P3组复用的次序输出并且然后按次序重复相同的输出序列直至已经输出期望数目的比特。也就是说，在已经输出全部三个奇偶校验比特流P1、P2、P3中的所有奇偶校验比特后，速率匹配电路44将首先输出与奇偶校验比特流P1相对应的重复的奇偶校验比特，后面是来自奇偶校验比特流P2的重复的奇偶校验比特，然后接着是来自奇偶校验比特流P3的奇偶校验比特，直至达到期望的奇偶校验比特数目。图3和图4示出了速率匹配电路44的两种示范性实施方式。图3中示出的速率匹配电路44包括循环缓冲器50。经交织的奇偶校验比特流P’1、P’2、P’3被读入循环缓冲器50的对应部分中。因此，循环缓冲器50中的奇偶校验比特被按组排序。然后顺序地从循环缓冲器50中读取速率匹配电路44的输出比特。如果所需的比特数目大于循环缓冲器50的大小，则读取从循环缓冲器50的末端绕(wrap)到始端。在图4中示出的实施例中，使用组复用电路52来代替循环缓冲器50。组复用电路52“即时(onThefly)”生成交织地址以从三个奇偶校验比特流中读取奇偶校验比特。这种即时寻址产生与循环缓冲器50相同的输出序列C而不需要对输出比特进行缓冲。正如上文提到的，这种由速率匹配电路44实施的组复用使相同的交织器能够被用于奇偶校验比特流P1、P2和P3中的每一个。位反转次序(BRObitreverseorder)交织器已经被发现在turbo编码器中提供速率匹配的良好性能。长度为32的BRO交织器由下式给出：BRO32=[016824420122821810266221430等式1117925521132931911277231531]为了适应任意的奇偶校验比特流长度，BRO交织器通常被用作用于大到足以包含奇偶校验比特流的矩形交织器的列置换模式。即，对于长度为Np的奇偶校验比特流，交织器42a、42b、42c被定义为具有32列和ceil(Np/32)行的矩形交织器。如果矩形交织器的大小(由N1＝32*ceil(Np/32)给出)大于奇偶校验比特流的长度，则ND=N1-Np个虚比特被填补(pad)到奇偶校验比特流的前面。输入流(包括奇偶校验比特和潜在的虚比特)从第一行、第一列开始被逐行写入交织器。然后基于所选择的列置换模式来对这32个列进行置换。在列置换后，能够从第一列、第一行开始逐列读出交织器的内容。如果存在虚比特，则当矩形交织器的内容被读出时丢弃虚比特。对于卷积码，优选地应当修改列置换的BRO交织器以使得每个奇偶校验比特组中奇索引位(odd-indexed)比特在相同奇偶校验比特组中偶索引位(even-indexed)比特之前被输出。图5示出了奇偶校验比特的这种排序。在一个示范性实施例中，用于交织电路42的交织器42a、42b、42c可以包括用于列置换的反转BRO交织器。反转BRO交织器由下式给出：R-BRO32=[311523727111932913215259171等式2301422626101822812204248160]通过修改传统BRO交织器以使得比特以与传统BRO交织器相比相反的次序输出，来实现反转BRO交织器。在第二实施例中，用于交织电路42的交织器42a、42b、42c可以包括用于列置换的循环移位BRO交织器。循环移位BRO交织器的一个示例由下式给出：CS-BRO32=[117925521132931911277231531等式3016824420122821810266221430]循环移位BRO交织器通过对传统BRO交织器的输出比特进行十六个位置的移位来实现。在第三实施例中，用于交织电路42的交织器42a、42b、42c可以包括用于列置换的模偏移(modu1o-offset)BRO交织器。示范性的模偏移BRO交织器的一个示例由下式给出：MO-BRO32=[319112772315315211329925171等式4420122882416062214301026182]由等式4表示的模偏移交织器可以通过向传统BRO交织器的输出索引(index)相对交织器42的长度的模添加预定偏移来实现。添加到交织器地址的偏移应该为奇数。由于对从编码器40输出的奇偶校验比特流执行交织，来自速率匹配电路44的输出序列具有相当随机化的次序。然而，由于速率匹配电路44的组复用，奇偶校验比特组之间没有交织。因此，在某些情况下，可能希望在速率匹配电路44后包含信道交织器46以提高信道交织的深度。例如，如果调制格式将偶数个奇偶校验比特映射到每个调制符号，则可以将来自速率匹配电路44的输出比特均匀地分为两个于块(c0，c1，cN/2-1)和(cN/2，cN/2+1，cN-1)。然后可以对这两个子块进行比特复用并将其发送至调制器。举QPSK调制为例，第一已调符号由c0和cN/2来确定，第二调制符号由c1和cN/2+1来确定并且诸如此类。图6示出了根据本发明的一个实施例的由信道编码器24实施的示范性方法100。当信息序列I被输入到信道编码器24时开始进行处理。信道编码器24对信息序列I进行编码以生成两个或更多奇偶校验比特流(块102)。正如之前提到的，由非系统性卷积编码器执行编码。奇偶校验比特流P1，P2，...，PN被输入到交织电路42。交织电路42对每个奇偶校验比特流进行交织以生成交织的奇偶校验比特流P’1，P’2，...P’N(块104)。交织的奇偶校验比特流然后被提供给速率匹配电路44。速率匹配电路44输出选定数目的奇偶校验比特以匹配数据信道(块106)。奇偶校验比特如之前所描述的那样按组的次序输出。也就是说，与奇偶校验比特流P1相对应的所有奇偶校验比特都在从与奇偶校验比特流P2相对应的组中输出的任何奇偶校验比特之前输出，并且诸如此类。如果匹配数据信道所需的奇偶校验比特数少于全部的奇偶校验比特，则来自与奇偶校验比特流PN相对应的组的奇偶校验比特首先在来自与奇偶校验比特流PN-1相对应的组的任何奇偶校验比特被删余之前被删余，并且诸如此类。如果匹配数据信道所需的奇偶校验比特数超过信道编码器24输出的奇偶校验比特数，则所有奇偶校验比特如上文所描述的那样按组排序(orderedbygroup)输出，并然后重复输出序列直至已经达到所需的奇偶校验比特数。在本发明的一些实施例中，来自速率匹配电路44的输出序列C可以由信道交织器42进行交织以提高交织深度(块108)。然而该最后的交织步骤是可选的。虽然已经在具体实施方式的情境中对本发明进行了描述，但本领域技术人员将会理解到，所描述的速率匹配技术能够应用于具有不同码率的编码器，以及不同长度的交织器。更进一步地，虽然优选的实施例对所有三个奇偶校验比特流使用了相同的交织器，但是可以对不同的奇偶校验比特流应用不同的交织器。当然，可以在不脱离本发明的范围和基本特征的情况下以不同于在此所阐述的其它具体方式来实现本发明。因此，本发明的实施例在各方面都应该被认为是示例性的而非限制性的，并且在所附权利要求的含义和等同范围内做出的所有改变都旨在包括在内。