专利名称：在低位宽的数据路径上传递高位宽数据的设备和方法
技术领域：
本发明针对的是数字数据处理，尤其是数字数据通信技术。
对更复杂电路的不断增长的需求导致产生了相当大的成果，这些成果是通过在面积很小的硅片上制造超大规模集成电路来实现的。而这些复杂电路则通常是作为功能性限定部件来设计的，它们对一个数据序列进行操作，然后则传递数据，以便进行更进一步的处理。源自这类功能性限定部件的通信可以在处于同一芯片内部的单独集成电路(或“芯片”)之间或是在位置相对较远的通信电路装置与系统之间以少量或大量数据的形式传递。无论结构怎样，所述通信通常都需要严密受控的接口，以确保数据完整性得到保持，并确保芯片组设计易受实现空间和可用操作功率方面的可实行限制的影响。
包含微处理器和数字信号处理器的计算机装置是为各式各样的应用而设计的，这些计算机装置在各个行业中确实也得到了应用。由于种种原因，其中许多应用针对的是视频数据处理。为了在实时或接近实时的基础上得到更有效的执行，许多数字视频处理装置逐渐变得越来越复杂。而随着电路复杂性的增长，出现了与之相应的提高电路部件之间数据传递速率的需要。这其中有许多高速通信通信应用可以通过使用并行数据互连传输来实施，在这种传输中，多个数据比特同时经由并行通信路径来发送。一个典型的系统可以包括多个模块(也就是一个或多个协同运行的芯片)，这些模块相互对接并且通过诸如电缆形式的并行数据总线和其他互连和/或经由芯片上的内部总线来进行通信。虽然这种“并行总线方法”是一种用于以很高数据速率来实现数据传送的广为接受的方法，但是近年来，数字高速串行接口技术正显示出支持一种将数字设备耦合到系统的更直接的模式。
目前存在一种数字可视接口(DVI)规范，它为独立于显示技术的可视数据类型提供了高速数字连接。DVI是响应于数字平板视频显示器的增长以及经由图形卡将平板显示器有效连至个人计算机(PC)的需要而开发的。要将数字显示器经由模拟视频图形阵列(VGA)接口耦合到数字显示器，这首先需要将数字信号转换成用于模拟VGA接口的模拟信号，然后则将其变回数字信号，以便由平板数字显示器来处理。这种二次转换处理在性能和视频质量方面带来了损失并且提高了成本。与之相反，在经由数字接口耦合到数字平板显示器的过程中不需要进行数模转换。随着平板显示器和数字CRT这类数字视频显示器的日益普及，诸如DVI接口这样的数字接口也会变得更为普及。
DVI使用一个实施最小变换差分信号传输(TMDS)的高速串行接口而在图形适配器与显示器之间提供高速数字数据连接。显示(或象素)数据从图形控制器经由TMDS链路(在图形卡上的芯片或是图形芯片集中实施)流至显示控制器。TMDS则通过在“开”和“关”状态之间进行变换来传送数据。为了将所述变换减至最小，在这里应用了一种使用布尔类型的异或(XOR)或同或(XNOR)运算的先进编码算法。而通过将所述变换减至最小，可以避免电缆上出现过大的电磁干扰(EMI)电平。此外还执行了一个附加操作来均衡DC含量。并且对输入的8比特数据进行编码，以便将其变换成最小变换和经过DC均衡(TMDS)的10比特字符。其中前八个比特是经过编码的数据，第九个比特识别是否使用了XOR或XNOR逻辑来对数据进行编码，第十个比特则用于DC均衡。
TMDS互连层包括三个8比特高速数据信道(用于红、绿和蓝色象素数据)和一个低速时钟信道。DVI考虑到了多达两个TMDS链路，其中每一个链路都是由三个用于RGB信息的数据信道组成，其最大带宽为165MHz。而DVI则向所有显示技术提供了经过改进的一致图像质量。即使常规的CRT监视器也将会通过实施DVI接口来实现数字链路的优点，那就是数字链路上较少错误和较小噪声所带来的轮廓更为清晰的视频图像。
虽然标准的DVI连接处理的是8比特数字数据输入(其中排除TMDS编码)，但对某些先进的硬件和应用(例如数字TV、数字机顶盒等等)，尤其是那些用于要求增强型分辨率的高清晰度图像的设备来说，它们需要进行10比特数字数据(其中排除了TMDS编码)的通信。举例来说，数字数据加密保护了从视频源(例如PC、机顶盒、DVD播放器或数字VCR)经由一条数字链路流至数字显示器(例如LCD监视器、电视、等离子显示板或投影仪)的数字数据，以使内容无法拷贝。数据则是在数字链路发射机输入端进行加密并在链路接收机输出端得到解密的。然而，某些加密技术扩大了数据位宽。其中高带宽数字内容保护(HDCP)添加了两个附加比特。举例来说，在加密过程中，有两个附加比特添加到了8比特输入数据中，因此其中总共有10个比特。而HDCP加密则添加了两个比特，因此其中总共有10个比特。为了使用HDCP加密来进行传送，用于R、G、B这三个像素成分中每一个成分并且经过TDMS编码的10比特数据需要另外两比特数据，因此总共有12个比特。然而，目前没有任何一种用以在一个TMDS链路上传递10比特数据的10位(其中排除了TMDS编码)DVI连接标准。
因此，改进数据传送接口将会允许进行更加切实可行和更高速度的通信应用，这转而直接导致在保持数据完整性的同时将其服务于针对高速电路的需要。本发明的不同方面旨在解决上述缺陷并且同时也考虑到了可用于其他应用的通信方法和装置。
本发明针对的是一种数字数据接口，所述接口旨在解决上述难题并且提供一种用于传递那些位宽大于数据路径位宽的数据的方法。本发明是在多种实施方式和应用中得到例证的，下文概述了其中某些实施方式和应用。根据本发明的一个例证实施例，N比特字数据是通过一个M位信道来传送的，其中M小于N。每一个N比特字都具有一个第一部分和一个第二部分。在数量为X的多个字中，每个字的第一部分都是在M比特的群组中传送的，此外还传送了至少一个其他比特群组，在这个比特群组中包含了来自X个字中至少两个字的第二部分的比特。对于X个字中的每个字来说，第二部分是从所传送的至少一个其他比特群组中提取并且加入了相应的所传送的第一部分，由此重组这个N比特字数据。
根据本发明的其他方面，第一部分的位长是M的整数倍。第二部分的位长小于M。第一部分包括M比特的编码信息，第二部分则包括编码和DC含量均衡信息。在一种实施方式中，至少有一个其他比特群组包含了M个比特。
根据本发明的其他方面，X是一个整数并且是M/(N-M)的倍数。根据一个更具体的实施例，本发明针对的是在8比特信道上传递10比特数字数据，其中X等于4。在另一个实施例中，所述信道包括一个标准的数字可视接口(DVI)。第一部分通常是最高有效位部分，第二部分则是最低有效位部分。在一个备选方案中，第一部分是最低有效位部分，第二部分则是最高有效位部分。
根据本发明的其他方面，N比特字数据以第一速率保存在X个位置上。其中每个位置宽为N位，每个N比特字都保存在X个位置中的一个位置上。N比特的字数据群组是从X个位置以第二速率传送的。在一个例示实施方式中，第二速率至少与第一速率一样快。在另一个例示实施方式中，第二速率要比第一速率更快。此外，在另一个例示实施方式中，第二速率是第一速率的N/M倍。根据本发明的另一个方面，在X个字中，每个字的第一部分都是在一个序列中传送的，其中所述序列与用以提供X个字中每个字的顺序相对应。
根据本发明的一个更具体的例示实施例，本发明旨在排列来传送第一存储单元中的X个字中第一数量的字，其中每个字都具有N个比特。在传送X个字中每个字的第一部分以及至少一个其他比特群组的同时，排列来传送另一个存储单元中的X个字的另一个数量的字。对X个字中的每个字来说，第二部分是从所传送的至少一个其他比特群组中提取并且加入相应的所传送的第一部分。
根据另一个例证实施例，本发明针对的是一种用于经由一个M位信道来传送N比特字数据的设备，其中M小于N。每一个N比特字都具有一个第一部分和一个第二部分。第一电路装置适配成在M比特的群组中传送X个字中每个字的第一部分。第二电路装置则适配成传送至少一个其他比特群，其中包含了来自X个字中至少两个字的第二部分。接收电路装置则适配成从所传送的至少一个其他比特群中提取第二部分，并且将第二部分加入X个字中每个字的相应的所传送的第一部分。
其他方面和优点针对的是本发明的具体例示实施例。
本发明的以上概述并不是意欲描述本发明的每一个说明的实施例或每一种实施方式。以下的附图和详尽说明更详细地例示了这些实施例。
通过对下文中结合附图所进行的本发明不同实施例的详细描述加以考虑，可以更全面地理解本发明。这些附图包括
图1描述了依照本发明而引入了一个标准的DVI接口的例示接口的框图。
图2描述的是依照本发明而在N比特数据流与M比特数据路径之间的例示接口的一般框图。
图3描述的是依照本发明而在N比特数据流与M比特数据路径之间的例示接口的时钟关系时序图。
图4～7描述的是对依照本发明而在数据提供和数据传送操作之间进行的同步加以显示的例示端口的时序图。
虽然本发明可以经受多种修改和替换形式，但是本发明的细节是作为实例而在附图中显示并且将会得到详细的描述。然而应该理解，其意图并不是将本发明局限于所描述的特定实施例。与之相反，其意图是覆盖权利要求限定的落入本发明实质和范围的所有修改、等价物和替换方案。
本发明被认为适用于多种不同类型的数字通信应用，并且已经发现本发明尤其有益于那些受益于一种在位宽容量相对较小的数据路径上传递位宽相对较大的数据的技术的数字视频接口应用。更为特别的是，本发明被认为适用于如下数字数据路径，其中经由更大位宽的数据来传送更高清晰度或编码图像这种更丰富信息的期望要比供应这种数据的数字通信信道和标准的实施方式更为优先。通过对使用这些应用的实例进行论述，可以了解到本发明的不同方面。
根据本发明的常规例示实施例，电路装置使用切换、复用和时钟逻辑来在数据路径的发送端把数字数据排列成相对较小的数据群组，从而经由一个M位数据路径来传递N比特数字数据，其中M小于N。例如为了在M位数据路径上传送，在这里将N比特数据解析成M比特群组。为了进行传送，其中将至少一个数据群组排列成一个包含了从多个输入N比特字中所提取的比特的群组。随后在接收端将相对较小的数据群组重组为N比特字。
在数据路径的每个末端都使用了一个跨越时钟域边界的缓存装置，以便分别进行分组和重组操作。传送时钟域至少与供给数据路径传输末端的时钟域一样快。数字数据是以一个速率(例如依照一个“写入时钟”而被写入)提供给传输缓存装置的，并且从缓存器开始以另一个更快速率(例如依照另一个“读取时钟”而被时钟输出)来进行传送，由此经由通信信道来传输。在一个更具体的装置中，输入速率与传送速率之间的百分比差值正比于输入数字数据字位宽与数据路径位宽之间的百分比差值。相对较小的数字数据群组是经由数据路径而以更快的速率来传送的，由此补偿了因为减少每次经由数据路径所传送的比特数量而导致的比特吞吐量变化。在一个例示实施方式中，位宽之间的百分比差值是通过第一(输入)速率与第二(传送)速率之间速度方面的等效增长来补偿的。举例来说，如果输入数据流位宽比数据路径位宽大25％，那么通过所述数据路径的传送速率(例如读取时钟)比数据流输入速率(例如写入时钟)快25％，由此在数据路径上保持一个与输入数据流吞吐量相等的比特吞吐量。
根据其他方面，输入数字数据中每个N比特字都描绘成一个第一部分和一个第二部分，其中第一部分是数量为M的倍数的一些比特，第二部分则是数量小于M的一些比特。多个第一部分(例如来自X个字中的每一个字)则是一次发送的M个比特。例如，具有M个比特的第一部分是在一个M比特的群组中传送的。具有2M个比特的第一部分是在两个M比特的群组中传送的。来自多个第二部分的比特是在至少一个其他比特群组中排列(也就是串联在一起)和传送的，其中所述一个或多个比特群组中的每一个群组最多只具有M个比特。例如，为了进行传送，所有X个字的第二部分在一个M比特的群组中连接在一起。在另一个实例中，为了进行传送，所有X个字的第二部分在一个少于M比特的群组中连接在一起。此外在另一个实例中，来自X个字中至少两个字的第二部分的比特是作为一个群组而被排列(也就是串联或连接在一起)和传送的，所述群组最多有M个比特。在数据路径接收端，所传送的数据解除排列(unarrange)而变回N比特字。解除排列的处理与数据路径传送端的数据排列处理相对应。举例来说，第二部分比特是从所传送的至少一个附加(也就是非第一部分的)群组中提取并按照恰当顺序重新装配到它们各自的第一部分，以便重新形成相应的N比特数据字。
根据本发明的其他特定方面，X是一个整数并且是输入数据位宽N与信道位宽M的函数。在一个例示实施方式中，X是比率M/(N-M)的倍数。在一个更具体的例示实施方式中，在一个8比特信道上传递10比特输入数字数据，其中对数字数据进行排列，以便解析X个字群组，其中X是8/(10-8)＝8/4＝4的倍数。由于所述比值正好产生一个整数，因此在输入数据具有10比特位宽并且使用8比特信道的情况下，可以排列大小为4个输入字的群组来进行传送。
根据一个更具体的例示实施例，本发明的电路装置包括一个具有数字可视接口(DVI)接口部分的数据路径。所述DVI接口部分包括一条DVI链路并且配备了使用最小变换TMDS信令协议的HDCP来保持输出数据流的稳定平均DC值。TMDS是借助于一种编码算法来执行的，这种算法将8比特数据转换成10比特最小变换DC均衡字符，以便在铜线和光纤上进行数据传输。其中将会串行化DVI链路上进行的传输，并且将会为了减少铜缆上的EMI而对传输进行优化。接收机端的时钟恢复显示出很高的偏离容差，由此能够应用更长的电缆长度以及更短的廉价电缆。
根据本发明的其他方面。输入数字数据(例如多个N比特字)是以第一速率提供的。根据一种例示实施方式，输入N比特字数据保存在存储器或缓存之类的存储单元的X个寄存器中。其中每个位置都适合保存N个比特。由此将一个N比特字存入X个位置中的每一个位置。一部分N比特字是从X个位置在群组中以第二速率来传送的。在一个例示实施方式中，第二速率至少与第一速率一样快。在另一个例示实施方式中，第二速率快于第一速率。并且在另一个例示实施方式中，第二速率是第一速率的N/M倍。在一个例示实施方式中，X个10比特字中每一个字的第一部分都是在一个预定序列中传送的，其中举例来说，所述序列与用以提供(例如写入存储单元)X个字中每个字的顺序相对应。
根据本发明的另一个常规例示实施例，在第一存储单元中对第一数量X的N比特字进行排列，以便经由上述M位数据路径来进行传送，其中M小于N。如上所述，所述传送是在最多有M个比特的群组中实施的。在从第一存储单元传送数据的同时(例如第一部分和至少一个来源于X个字的第二部分的其他比特群组)，在另一个存储单元中排列了另一数量的X个字，以便进行传送。在一个例示实施方式中通过选择一个设备而将输入数据流转向其他存储单元中的位置。随后，其他数量为X的字经由数据路径并使用等同于上述从第一存储元件经由数据路径传送数据的数据分组技术来进行传送。在从一个存储单元进行各个数据传送操作的同时，如果还有更多数据等待传送，则向其他存储单元中提供X个字。在一个例示实施方式中，并发的传送/提供操作是在两个存储元件之间交替执行的。所述处理继续处理一个输入数据流，由此进行如下交替，即在从第二存储单元传送数据的同时在第一存储单元中提供和排列数据用于传送，以及在从第一存储单元传送数据的同时在第二存储单元中排列数据用于传送。对于各个数量为X的字来说，第二部分是从所传送的至少一个其他比特群组中提取并且加入到相应的所传送的第一部分，以便重组所述数量X的N比特字。
根据本发明的另一个例示实施例，本发明针对的是一种用于经由M位信道来传送N比特字数据的设备，其中M小于N。所述设备适于将各个N比特字解析成第一部分和第二部分。第一电路装置适配成在M比特的群组中传送X个字中每个字的第一部分。第二电路装置则适配成传送至少一个其他比特群组，其中包含了来自X个字中至少两个字的第二部分。接收电路装置则适配成从所传送的至少一个其他比特群组中提取第二部分，并且将第二部分加入对应的所传送的X个字中每个字的第一部分，由此在接收端重组N比特字。
图1描述了本发明的电路装置100的一个例示实施例，所述装置在8位(“8-b”)信道上传送10比特(“10-b”)数字数据，该信道包括一个在N＝10、M＝8的实例中实施一个8-b DVI标准的部分110，并且M位信道包括一个数字可视接口(DVI)部分。信道部分110包括一个最小变换差分信令(TMDS)数据链路120。数据则在TMDS链路上由TMDS发射机122发送并且是由TMDS接收机124来接收的，其中每一个分别耦合到TMDS链路。高带宽数字内容保护(HDCP)编码器130则耦合到TMDS发射机，此外，HDCP解码器134与TMDS接收机相耦合，以便分别对数字数据进行编码和解码。
数据源140(例如平板图形控制器)提供了多个10-b数字数据流，以便通过电路装置100被传送到数据信宿150(例如数字平板显示器或CRT)。在这里，红色(R)视频图像信息是在数据流142上传送的，绿色(G)视频图像信息是在数据流144上传送的，而蓝色(B)视频图像信息则在数据流146来传送。在一个备选实施方式中，Y、U和V信号信息分别是在三个数字数据流上传送的。
切换、复用和计时方案是使用发射机侧的接线盒(JBOX)160以及接收机侧与之互补的反向JBOX(IJBOX)170来实施的。JBOX的功能是将经由数据路径(例如142、144和146)传送的10-b数据流中的每一个分解成分别经由数据路径162、164和166传送的8-b数据流，其中标准的DVI接口可以在不做修改的情况下很容易的传送所述8-b数据流。在接收机侧，经由HDCP解码器来自TMDS接收机的8-b数据流再次被重组成相应的10-b数据流。
现在参考图2，以实例方式来对图1所示的三个(R、G、B或是Y、U、V)10-b数字数据流中的一个加以考虑。电路装置100的JBOX160将连续的X个10-b数据字解析成较小的8-b群组，以便进行传输。在一个例示实施方式中，总共将40个比特排列成五个8-b数据群组，其中前四个8-b群组中的每一个群组即为四个10-b字中的一个字的八个最高有效位(MSB)。最后一个(第五个)8-b群组则包含了源自这四个10-b数据字中每一个数据字的两个最低有效位(LSB)。
10-b字是从经由10位数据路径142耦合到解复用器(“demux”)280的数据源140(例如平板图形控制器)提供的。解复用器280与一个第一缓存器(缓存器0)290以及一个第二缓存器(缓存器1)295相耦合。连续的10-b字则提供到了第一缓存器290中，随后则提供至第二缓存器295。这些缓存器各自包含了X个10-b寄存器，其中在本实施方式中则包含了四个10-b寄存器，也就是第一缓存器中的寄存器291、292、293和294以及第二缓存器中的寄存器296、297、298和299。每一个寄存器都适配成保存一个10-b数据字。寄存器291是缓存器0的寄存器0；因此寄存器291的10个比特位置可以被加上参考符号reg00[9:0]，这意味着处于缓存器0内部的比特0到9。同样，reg13[9:0]意味着缓存器1(也就是缓存器295)内部的寄存器3(也就是寄存器299)的比特0到9。
X的大小是基于输入数据流位宽与数据路径位宽之间的相对差值来设计的。为了得到最大效率，在这里将X选择为M/(N-M)的倍数，以便将提取自第二部分的比特组合成M比特的群组，所述M/(N-M)的倍数是例如M/(N-M)的最小整倍数。如果从第二部分提取的比特是在小于M比特的情况下分组的，则会浪费数据路径容量，从而降低传送效率。在图2所描述的实施例中，M是8，(N-M)是2，因此M/(N-M)是8/2或4。这个值即为最小整倍数(1x)。然而，对一个7位信道来说，M/(N-M)是7/3或2.33。其最小整倍数则是3x或7。由此实施具有7个位置的存储单元将是最有效的。
在缓存器290内部，寄存器291由demux 280选择来进行填充，然后是寄存器292，依此类推，其顺序是一个由用于缓存器290的箭头A0、B0、C0和D0来表示的。此外还以类似的方式引用了用于填充缓存器295的寄存器的数据路径，以便表示具有连续缓存器填充的例示实施方式。缓存器290和295是通过demux 280并从单个10-b数据流连续填充的。作为选择，缓存器290和295也可以按照另一种固定顺序来进行填充，这需要在数据路径接收端进行重组操作，以便对应于特定的顺序。
各个寄存器中的数据都被描述为第一和第二部分，其中举例来说，所述第一部分和第二部分是一个最高有效位(MSB)部分282和一个最低有效位(LSB)部分284。这种描述可以用物理方式实施，也可以依照比特地址而以逻辑方式执行。例如在另一个例示实施方式中，每个缓存器都是一个单独的40b单元，并且第一和第二部分是由地址或某些其他标识追踪方法以逻辑方式来进行描述的。缓存器290和295不必是分立元件，并且可以在多种结构中实施所述缓存器，其中包括在更大的多用途存储器结构内部指定的地址位置。
数据是以第一速率提供给本发明的电路装置的。举例来说，数据依照第一时钟信号CLK1而以第一速率经由demux 280保存或写入缓存器290和295，其中所述第一时钟信号是在第一时钟信号路径205上接收的。首先对例如缓存器290这样的缓存器进行填充。一旦填充了一个缓存器，则来自所填充缓存器(例如缓存器290)的数据传送操作将与填充其他缓存器(例如缓存器295)的操作同时执行。来自缓存器290的数据传送是在填充缓存器295所需要的时间内完成的，这样一来，一旦填充了缓存器295，则demux 280可以再次选择缓存器290，以便在没有出现不必要延迟的情况下进行填充。在对缓存器290进行填充的同时，数据则从缓存器295中传送。并发的填充/传送操作将会连续进行，由此在两个缓存器之间交替进行填充/传送操作。在另一个例示实施例中只使用了一个缓存器，其中在协调填充/缓存操作所需要的填充与传送操作之间存在某些延迟。在另一个例示实施例中只实施了一个单独的缓存器，并发的填充/缓存操作在这个单独缓存器的两个部分之间交替进行。此外，在另一个例示实施例中使用了两个以上的缓存器来防止数据溢出，所述缓存填充/数据传送操作是以类似上述方式并以循环而不是交替的顺序来协调的。
在图2所述的例示实施例中，数据从缓存器0中按照图2中箭头a0、b0、c0、d0和e0指示的预定顺序传送出来。如所示，寄存器291的第一部分即为保存在reg00[9:2]中的八个MSB，第二部分是保存在reg00[1:0]中的两个LSB。回顾下游数据路径(也就是HDCP编码器130和之后)位宽为八位的情况，首先传送的是寄存器291的第一部分，随后则分别传送箭头a0～d0指示的寄存器292、293和294的第一部分。另一个比特群组是使用来自缓存器290的寄存器中保存的数据的第二部分284的比特构成的。如图2所示，第二部分通过串联在一起(“{}”意味着串联)形成了一个8-b字，以便在下游8-b数据路径上传送。
本领域技术人员可以了解，填充/传送操作是经由缓存器290和295来分离的。对在解析和重组操作中保持相应的第一部分与第二部分之间的一致性来说，用以传送来自缓存器290的8比特群组的具体顺序是次要的。例如在本发明的另一个例示实施例中，传送顺序是寄存器294的第一部分，然后是293、292、291，并且最终是由第二部分构成的8-b字。在另一个例示实施例中，第二部分是在传送第一部分之前传送的。用以发送解析群组的不同顺序只在数据路径接收端与适当重组例程相匹配，以便排序和重组N比特字，然后则将它们按照初始接收的顺序来进行传递。
来自缓存器290中每个寄存器的数据加上第二部分连接由复用器(“mux”)286连续选择，以便传送和耦合到mux288。同样，来自缓存器295中每个寄存器的数据加上第二部分连接由mux287顺序选择并耦合到mux288。mux 288经由数据路径162和HDCP编码器130耦合到位宽受限的下游数据链路(例如TMDS数据链路120)。mux286、287和288依照经由传送时钟信号路径208接收的传送时钟信号CLK2来运作。
在这里使用了“乒乓”定时机制来处理四个10-b输入字的后续群组，在所描述的例示实施例中，所述机制使用了两个独立时钟。这些时钟具有一个固定的频率比值。四个10-b数据字是依照进入JBOX的较慢CLK1信号来计时的，这些数据字在4个循环中收集到一个缓存器中(例如缓存器290)。然而，五个8-b群组必须被计时输出缓存器，以便传送四个10-b数据字中包含的所有信息。而这五个8-b群组则是使用更快时钟信号CLK2读出缓存器290的。并且会将这些8-b数据群组以流的形式输入标准的DVI接口。
缓存填充速率(例如时钟信号CLK1)的时间周期由T1表示，传送速率(例如时钟信号CLK2)的时间周期由T2表示。为了防止在传送操作中重写缓存器或是传送不正确的数据，在这里将缓存器的填充和传送操作设计成具有相同的持续时间。因此，4×T1必须等于5×T2，由此意味着时钟时间周期比值T1/T2＝5/4。在使用F1来为缓存填充速率表示频率，使用F2来为传送速率表示频率并且注明将频率定义为周期倒数(也就是说，F＝1/T)的情况下，T1/T2＝(1/F1)/(1/F2)＝F2/F1＝5/4＝1.25。因此，传送速率(例如时钟信号CLK2)必须比缓存填充速率(例如CLK1)快1.25倍。这个比值很容易用一个分频复用器实现。
图3描述的是在一个例示实施例中的数据提供操作320的时钟信号与用于数据传送操作330的时钟信号之间的定时关系。相位校准窗口310包括CLK1 320的4个周期以及CLK2的5个周期。在一个例示方案中，两个时钟信号相位是用一个相位校准器来校准的，因此在相位校准窗口内部，时钟边缘每四个T1周期和5个T2周期就会对齐。
一旦最初在缓存器290或295中的一个缓存器中收到数据，则只有在写入逻辑控制(没有显示)向一个读取逻辑控制(没有显示)告知所填充缓存中有足够数据可用于开始传送(也就是读取)操作之后，才会开始从缓存器(例如读取缓存器)中进行传送。一旦读取操作开始，则所述读取操作将会依照传送时钟信号CLK2来进行，并且写入操作依照为特定缓存器连续提供的时钟信号CLK1来进行。其间保持一个恒定的时间间隔。
来自缓存器的传送操作(例如读取)可以在向缓存器提供了(例如写入)数据之后的某个延迟周期开始进行，以确保所述传送操作不会超越缓存填充操作。在一种实施方式中，传送操作是在所有缓存寄存器都已充满之后才发生的。在另一种实施方式中，传送操作是在缓存器中一个或多个寄存器包含了数据之后才发生的。传送操作可以始于相位校准窗口内部四个可能的CLK1时钟边缘位置中的一个。所述传送包含了一个CLK1时钟域中的写入和一个CLK2时钟域中的读取。对减少亚稳定性的概率来说，对来自CLK1时钟域与CLK2时钟域的读取启动信号进行同步是必要的。由于所述传送是从一个相对较慢的时钟域到一个相对较快的时钟域，因此读取启动控制信号的双寄存在不需要脉冲展宽的情况下提供了时钟域同步。另一种同步机制是在图2的两个缓存器291和296之间经由双缓存的“乒乓”交替来实施的。在从一个缓存器传送数据的同时(例如从缓存器中读取数据)，新的数据提供到了其他缓存器中。使用多个缓存装置的双缓存技术可以防止传送操作与缓存填充操作冲突，其中包括确保传送操作不会超越那些尝试传送未提供数据的数据提供操作，也不会比本发明的电路装置的交替操作落后太远，由此举例来说，在将缓存位置上的先前数据从缓存中传送到数据路径之前，在一个缓存区域中重写数据。由于传送时钟域相对缓存填充时钟域要更快一些，因此双寄存和双缓存组合工作。在一个例示实施方式中，这两个时钟域频率比值之间的百分比差值与传送位宽与传送位宽的比值完全相等。2个周期的等待时间是由读取启动控制信号时钟域同步的双寄存产生的，由此产生了与提供(例如写入)到缓存器0的第二寄存器(reg01)的数据相一致的读取启动标记(以便发起传送操作)，把第一数据群组的传送(例如读取)延迟到与缓存器0几乎为空的时间大致相同的时间。
通过在缓存器中第二寄存器被提供时钟域CLK1的新数据的同时声明一个读取启动信号，以及在时钟域CLK2中为了发起读取操作而对用于读取启动信号的大约2周期双寄存延迟进行同步和识别，可以确保传送操作永远不会与缓存填充操作相互冲突。图4～8分别说明了传送操作可以在相位校准窗口(这里描述的是T1/T2＝5/4的时钟域)内部的四个可能CLK1时钟边缘位置中的任何一个成功开始。
因此，通过实现本发明的不同实施例，举例来说，其中尤其可以为例如视频信号处理、密码术和其他计算机实施的控制应用中执行的一系列有符号和无符号二进制算术提供更快的加法。通常，本发明的电路装置和方法适合任何那些可以使用ALU的情况。尽管本发明特别有益和有助于在高分辨率设备与包含一个标准DVI接口的标准消费类电子设备之间进行的10-b数据交换，但是这里所述方法的固有灵活性易于在M位接口上传送任何一个N比特数据，其中N＞M。如上所述，不同的实施例只是作为例证提供的，在这里不应将其视为是对本发明加以限制。基于以上论述和例证，本领域技术人员很容易看出，可以在不严格遵循这里描述的示范性实施例和应用的情况下对本发实施例进行不同的修改和变化。这些修改和变化并未脱离权利要求中阐述的本发明的真实精神和范围。
权利要求
1.一种在一个M位信道上传送N比特字数据的方法，其中M小于N，每一个N比特字都具有一个第一部分和一个第二部分，所述方法包括在M比特的群组中传送(160)X个字中的每一个字的第一部分(282)，其中X至少为2；以及传送至少一个其他比特群组(284)，其中所述至少一个其他群组包括来自X个字中至少两个字的第二部分的比特。
2.权利要求1的方法，还包括对X个字中每个字来说，将第二部分(284)加入相应的所传送的第一部分(282)，其中所述第二部分(284)是从所传送的至少一个其他比特群组中提取的。
3.权利要求1的方法，其中第一部分包括M比特的经过编码的信息，第二部分则包括编码信息。
4.权利要求3的方法，其中第二部分还包括DC含量均衡信息。
5.权利要求1的方法，其中M位信道包括一个数字可视接口(DVI)部分(110)。
6.权利要求1的方法，还包括以第一速率来把N比特字数据存入X个位置，每个位置的宽为N位，其中每个N比特字都保存在X个位置中的一个位置上，并且所述传送包括以第二速率来从X个位置进行读取，其中第二速率要比第二速率快。
7.权利要求1的方法，还包括排列来传送以第一速率的N比特字，其中传送是以第二速率进行的，所述第二速率至少与第一速率一样快。
8.权利要求7的方法，其中第二速率是第一速率的N/M倍。
9.权利要求7的方法，其中X个字中每个字的第一部分是在一个与提供X个字中每个字的顺序相对应的序列中传送的。
10.权利要求1的方法，还包括排列来传送在第一存储单元中的X个N比特字；以及在传送X个字中每个字的第一部分以及至少一个其他比特群组时，排列来传送在另一个存储单元中的另外的X个N比特字，并且对X个字中每个字来说，将第二部分加入相应的所传送的第一部分，其中第二部分是从所传送的至少一个其他比特群组中提取的。
11.一种用于在M位信道上传送N比特字数据的设备，其中M小于N，每个N比特字都具有一个第一部分和一个第二部分，包括用于在M比特群组中传送X个字中每个字的第一部分的装置；以及用于传送至少一个其他比特群组的装置，所述至少一个其他比特群组包含来自X个字中至少两个字的第二部分的比特。
12.权利要求11的设备，还包括用于为X个字中每个字而将第二部分加入相应的所传送的第一部分的装置，所述第二部分是从所传送的至少一个其他比特群组中提取的。
全文摘要
在这里提供了一种用于使用M位数据路径来传送N比特数字数据的电路装置和技术，其中M小于N。多个N比特字被排列来在两部分中传送。多个字中每个字的第一部分是在M比特的群组中传送的。此外还传送了至少一个其他比特群组，其中包含了来自多个字中至少两个字的第二部分的比特。在传送之后，每个第一部分被与一个对应的第二部分重组成相应的N比特字。数字数据被排列来以一个速率传送，并且被以至少与第一速率一样快的第二速率进行传送。在一个实施例中，数据的X个字从一个存储单元中传送，同时另外的X个字被排列来在另一个存储单元中传送。在一个更具体的实施例中，10比特数据是通过一个标准的8位数字可视接口来传送的。
文档编号H04L12/20GK1636342SQ02822049
公开日2005年7月6日 申请日期2002年11月5日 优先权日2001年11月8日
发明者J·伦纳特, S·杜特塔 申请人:皇家飞利浦电子股份有限公司