专利名称：具有芯片上端接器的半导体集成电路的制作方法
技术领域：
本发明涉及一种半导体集成电路，具体涉及具有用于终止总线的总线端接电路的半导体集成电路。
背景技术：
为了抑制由接收方或发送方的集成电路器件引起的信号反射，可以由端接电阻器来终止用于在不同集成电路器件(如微处理器、芯片组、存储器、存储器控制器、图形控制器)之间发送信号的总线。信号反射负面地影响信号的完整。具体上，在支持高速运算的系统中，信号反射更为负面地影响信号的完整。因此，必须终止用于发送信号的总线。一般，应当向总线提供端接电阻器，它应该尽可能近地靠近集成电路器件，以便抑制信号反射(或以便确实地终止总线)。
近些年来，越来越需要缩小诸如微处理器或专用集成电路(ASIC，application specific integrated circuit)的非易失性存储器的尺寸。已经开发了球形网格阵列(BGA，ball grid array)作为半导体封装体来满足这个需要。BGA是这样的阵列，其中在封装体的底端布置了外部端口(球形引线)以便可以进行多引脚布置。BGA型半导体集成电路封装体采用了引脚网格阵列(PGA，pin grid array)概念以及倒装芯片概念。与传统的四方扁平封装(QFP，quad flat package)相比较，BGA型半导体集成电路封装体有利地减小了由半导体封装体占用的空间，改善了电和热传导性并且节省了多引脚布置(300个引脚或更多)中的成本。
在传统的BGA封装体中，布置在封装体的底端上的外部端口被电连接到总线。当总线被终止时，布置在靠近封装体的中央的外部端口与接近封装体的边缘的外部端口相比较，相对远离相应的端接电阻器。即，在置于靠近封装体的中央的外部总线和它们的相应端接电阻器之间存在剩余总线。该剩余总线导致信号反射。因此，在使用BGA型半导体集成电路封装体的情况下，用于增进信号完整的端接结构可能是必要的。为了满足这个需要，已经提出了其中端接总线的片上端接结构。在此使用的术语“片上端接”可以是“芯片上端接”或“有效端接”的同义词。
在题为“芯片上端接”的美国专利第6,157,206中公开了片上端接结构的一个示例，其中半导体集成电路器件包括芯片上输入缓冲器、端接电路和阻抗控制电路。该端接电路被构造在集成电路器件中，以终止连接到输入缓冲器的总线。阻抗控制电路连接到外部参考电阻器，并且控制端接电路的阻抗以具有与外部电阻器相同的值。
输入缓冲器(或输出缓冲器)和端接电路可以被布置在一个焊接区周围，以便降低在长信号线路的噪声引起的影响。
发明内容
在一个示范实施例中，本发明提供了一种半导体集成电路，其中，有效地布置焊接区、输入缓冲器(或输出缓冲器)和端接电路。
在一个示范实施例中，本发明提供了一种半导体集成电路布局，其中，可以有效地布置焊接区、输入缓冲器(或输出缓冲器)和端接电路以减小半导体集成电路的尺寸。
在一个示范实施例中，本发明针对一种半导体集成电路，该半导体集成电路包括连接到至少一条总线的至少一个焊接区、用于通过所述焊接区从内部电路向外部发送信号的发送器、用于终止接所述总线的端接电路。发送器和端接电路可以布置在焊接区周围。
在另一个示范实施例中，所述焊接区是具有四条边的矩形或正方形的焊接区。
在另一个示范实施例中，所述发送器具有多个连接在电源电压和焊接区之间的上拉晶体管和多个连接在焊接区和接地电压之间的下拉晶体管。所述端接电路具有多个连接在电源电压和焊接区之间的上拉电阻器和多个连接在焊接区和接地电压之间的下拉电阻器。
在另一个示范实施例中，所述发送器的上拉和下拉晶体管被布置为面向矩形或正方形焊接区的第一和第二边。所述端接电路的上拉和下拉电阻器被布置为面向矩形或正方形焊接区的第三和第四边。
在另一个示范实施例中，本发明针对半导体集成电路，它包括连接到总线并且具有四条边的矩形或正方形焊接区、用于通过所述焊接区从内部电路向外部发送信号的发送器、用于终止所述总线的端接电路。所述发送器被布置为面向矩形或正方形焊接区的第一和第二边。所述端接电路被布置为面向矩形或正方形焊接区的第三和第四边。
在另一个示范实施例中，半导体集成电路包括连接到至少一条总线的至少一个焊接区、用于通过所述焊接区从内部电路向外部发送信号的发送器、用于终止所述总线的端接电路。所述发送器具有多个连接在电源电压和焊接区之间的上拉晶体管和连接在焊接区和接地电压之间的下拉晶体管。所述端接电路具有多个连接在电源电压和焊接区之间的上拉电阻器和连接在焊接区和接地电压之间的下拉电阻器。所述发送器的上拉晶体管和所述端接电路的上拉电阻器被布置在围绕焊接区的一边部分的第一区域。发送器的下拉晶体管和端接电路的下拉电阻器被布置在围绕焊接区的另一边部分的第二区域。
在另一个示范实施例中，第一和第二区域对称地布置，并且将焊接区夹在其间。第一和第二区域的每一个是马蹄形的，以围绕焊接区。
图1是按照本发明的一个示范实施例的半导体集成电路的方框图。
图2是图1所示的输出电路和端接电路的示范电路图。
图3A和图3B是按照本发明的另一个示范实施例的上拉晶体管阵列、下拉晶体管阵列、上拉电阻器阵列、下拉电阻器阵列的布局图。
具体实施例方式
以下，参照附图1来详细说明按照本发明的示范实施例的半导体集成电路。
如图1所示，半导体集成电路100包括焊接区101、方式寄存器组(MRS，mode register set)110、内部电路120、输出驱动器(或输出缓冲器)130、输出阻抗控制电路140、端接阻抗电路150和端接电路160。焊接区101被电连接到用于发送信号的总线102。输出驱动器130被连接到焊接区101并且从内部电路120向焊接区101驱动信号。端接电路160被连接到焊接区101以便终止总线102。虽然在图1中未示出，应当明白也可以提供与其他焊接区相应的其他输出驱动器。在这种情况下，端接电路160要连接到各个焊接区。
在方式寄存器组110中存储用于设置输出驱动器130的阻抗的输出阻抗数据和用于设置端接电路160的阻抗的端接阻抗数据。输出阻抗控制电路140产生输出阻抗控制信号OU1-OUn和OD1-ODn，用于读出存储在方式寄存器组110中的输出阻抗数据以设置输出驱动器130的阻抗。端接控制电路150产生端接阻抗控制信号TU1-TUn和TD1-TDn，用于读出存储在方式寄存器组110中的端接阻抗数据以设置端接电路160的阻抗。
输出驱动器130具有上拉晶体管阵列130a和下拉晶体管阵列130b。端接电路160具有上拉电阻器阵列160a和下拉电阻器阵列160b。
现在参照图2来说明图1所示的输出驱动器130和端接电路160的示范结构和示范布局。
如图2所示，上拉晶体管阵列130a包括并行连接在电源电压VDDQ和焊接区101之间的多个PMOS晶体管OP1-OPn。PMOS晶体管OP1-OPn分别被来自输出阻抗控制电路140的相应输出阻抗控制信号OU1-OUn控制。下拉晶体管阵列130b包括并行连接在焊接区101和接地电压VSSQ之间的多个NMOS晶体管ON1-ONn。NMOS晶体管ON1-ONn分别被来自输出阻抗控制电路140的相应输出阻抗控制信号OD1-ODn控制。
上拉电阻器阵列160a包括电阻器RU1-RUn和PMOS晶体管TP1-TPn。电阻器RU1-RUn的每个的一端连接到焊接区101。PMOS晶体管TP1-TPn的每个具有连接在电源电压VDDQ和相应电阻器RU1-RUn的另一端之间的漏极和源极。PMOS晶体管TP1-TPn被来自端接阻抗控制电路150的相应端接阻抗控制信号TU1-TUn控制。下拉电阻器阵列160b包括电阻器RD1-RDn和NMOS晶体管TN1-TNn。电阻器RD1-RDn的每个的一端连接到焊接区101。NMOS晶体管TN1-TNn的每个具有连接在接地电压和各个相应电阻器RD1-RDn的另一端之间的漏极和源极。NMOS晶体管TN1-TNn被来自端接阻抗控制电路150的各个相应端接阻抗控制信号TD1-TDn控制。
上拉晶体管阵列130a、下拉晶体管阵列130b、上拉电阻器阵列160a和下拉电阻器阵列160b围绕具有四条边的正方形焊接区101。上拉晶体管阵列130a和上拉电阻器阵列160a可以布置为面向焊接区101的第一和第二边。下拉晶体管阵列130b和下拉电阻器阵列160b可以布置为面向焊接区101的第三和第四边。
按照上述的示范布局，半导体集成电路100的输出驱动器130和端接电路160可以布置得接近焊接区101的每条边。结果，减少了布局的面积。
虽然图1和2示出了示范数目的部件，但是本发明不限于此。例如，本发明不以任何方式限制输出驱动器130中的上拉晶体管阵列130a和下拉晶体管阵列130b中的晶体管的特定数目，并且不以任何方式限制端接电路160中的上拉电阻器阵列160a和下拉电阻器阵列160b中的电阻器的特定数目。
现在参照图3A和图3B说明图1所示的上拉晶体管阵列130a、下拉晶体管阵列130b、上拉电阻器阵列160a和下拉电阻器阵列160b的其他示范布局。
如图3A所示，输出驱动器130的上拉晶体管阵列130a和端接电路160的上拉电阻器阵列160a被基于焊接区101的中心纵向轴，布置在焊接区101的左边。它们可以是马蹄形的，以围绕焊接区101。输出驱动器130的下拉晶体管阵列130b和端接电路160的下拉电阻器阵列160b被基于焊接区的纵向轴，布置在焊接区101的右边。它们也可以是马蹄形的，以围绕焊接区101。
参见图3B，输出驱动器130的上拉晶体管阵列130a和端接电路160的上拉电阻器阵列160a可以基于焊接区101的中央横向轴，被布置在焊接区101的上边。它们可以是马蹄形的，以围绕焊接区101。输出驱动器130的下拉晶体管阵列130b和端接电路160的下拉电阻器阵列160b可以基于焊接区的横向轴，被布置在焊接区101的下边。它们也可以是马蹄形的，以围绕焊接区101。
虽然已经结合正方形焊接区说明了本发明，也可以利用任何其他形状或形状的组合，这对本领域的一个普通技术人员是可以明白的。例如，也可以使用矩形焊接区。
虽然已经参照上述的示范实施例具体示出和说明了本发明，本领域的技术人员会明白，这些示范实施例不限制本发明，在不脱离所附的权利要求所限定的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。
权利要求
1.一种半导体集成电路，包括连接到至少一条总线的至少一个焊接区；用于经由所述至少一个焊接区从内部电路向外部发送信号的发送器；以及用于终止所述至少一条总线的端接电路，其中，所述发送器和端接电路被布置在所述至少一个焊接区的周围。
2.按照权利要求1的半导体集成电路，其中，所述至少一个焊接区是具有四条边的矩形焊接区，包括第一边、第二边、第三边和第四边。
3.按照权利要求2的半导体集成电路，其中，所述发送器包括多个并行连接在电源电压和所述矩形焊接区之间的上拉晶体管；和多个并行连接在所述矩形焊接区和接地电压之间的下拉晶体管。
4.按照权利要求2的半导体集成电路，其中，所述端接电路包括多个并行连接在电源电压和所述矩形焊接区之间的上拉电阻器；和多个并行连接在所述矩形焊接区和接地电压之间的下拉电阻器。
5.按照权利要求3的半导体集成电路，其中，所述发送器中的多个上拉晶体管和多个下拉晶体管被布置为面向所述矩形焊接区的第一和第二边。
6.按照权利要求4的半导体集成电路，其中，所述端接电路中的多个上拉电阻器和多个下拉电阻器被布置为面向所述矩形焊接区的第三和第四边。
7.一种半导体集成电路，包括总线；连接到所述总线的矩形焊接区，所述矩形焊接区具有四条边，包括第一边、第二边、第三边和第四边；用于通过所述矩形焊接区从内部电路向外部发送信号的发送器；以及用于终止所述总线的端接电路，其中，所述发送器被布置为面向所述矩形焊接区的第一和第二边，所述端接电路被布置为面向所述矩形焊接区的第三和第四边。
8.按照权利要求7的半导体集成电路，其中，所述发送器包括多个连接在电源电压和所述矩形焊接区之间的上拉晶体管；和多个连接在所述矩形焊接区和接地电压之间的下拉晶体管。
9.按照权利要求7的半导体集成电路，其中，所述端接电路包括多个连接在电源电压和所述矩形焊接区之间的上拉电阻器；和多个连接在所述矩形焊接区和接地电压之间的下拉电阻器。
10.一种半导体集成电路，包括连接到至少一条总线的至少一个焊接区；用于通过所述焊接区从内部电路向外部发送信号的发送器，所述发送器包括多个并行连接在电源电压和所述焊接区之间的上拉晶体管和多个并行连接在所述焊接区和接地电压之间的下拉晶体管；以及用于终止所述总线的端接电路，所述端接电路包括多个并行连接在电源电压和所述焊接区之间的上拉电阻器和多个并行连接在所述焊接区和接地电压之间的下拉电阻器，其中，所述发送器中的所述多个上拉晶体管和所述端接电路中的所述多个上拉电阻器被布置在围绕所述焊接区的一部分的第一区域中，所述发送器中的多个下拉晶体管和所述端接电路中的多个下拉电阻器被布置在围绕所述焊接区的剩余部分的第二区域中。
11.按照权利要求10的半导体集成电路，其中，所述第一和第二区域对称地布置，并且将所述焊接区夹在其间，所述第一和第二区域的每一个是马蹄形的，以围绕所述焊接区。
全文摘要
半导体集成电路包括连接到总线的至少一个焊接区、用于经由所述焊接区从内部电路向外部发送信号的发送器、用于终止所述总线的端接电路。所述发送器和端接电路布置在所述焊接区周围，减小了半导体集成电路的尺寸。
文档编号H04L25/02GK1485918SQ03154398
公开日2004年3月31日 申请日期2003年8月22日 优先权日2002年8月23日
发明者姜昌万, 朴润植 申请人:三星电子株式会社