专利名称：双向通信控制装置、终端装置及双向通信控制方法
技术领域：
本发明涉及一种用于在中央装置和终端装置之间进行的数字双向通信的双向通信控制装置、具有该双向通信控制装置的终端装置以及双向通信控制方法。
背景技术：
一般情况下，以双向CATV为代表的数字双向通信系统，是由将多个终端装置连接在中央装置上的双向通信网络构成。在该各个终端装置中，从中央装置到终端装置的下行方向通信和从终端装置到中央装置的上行方向通信的双向控制，被称为MAC(MACMedia Access Control)功能。正常情况下，是通过解读通信数据中具有作为子层埋藏着的MAC特有的结构的协议来实现该处理功能。
由MCNS(Multimedia Cable Network Systems Partners)这一美国有线电视操作者、有线电视组合的提供者构成的团体提倡的、现在是约定成俗的标准(de facto standard)的DOCSIS(Data Over Cable ServiceInterface Specifications有线电缆数据服务传输规范)方式，是MAC结构之一例。该方式的详细情况公开在非专利文献1(规格书“Data-Over-Cable Service Interface Specifications”(“RadioFrequency Interface Specification SP-RFIv1.1-I07-101829”)CableLabs社(Cable Television Laboratories Inc.发行)。
在下行方向通信中，正常情况下，主要是发送图像数据。这里，下行方向通信的通信数据具有MPEG结构，MAC结构被定义为其子层。因为下行方向通信是在较宽的带域分配通信信道频率，所以通信控制本身是比较单纯的。但是，因为发送图像数据，所以在下行方向通信中，需要处理膨大的数据量，也就要求它根据已决定的顺序实时地、无错误地进行处理。
另一方面，在上行方向(上行流)通信中，正常情况下主要是发送控制数据。该控制数据中含有来自终端装置的指令要求、用以通知终端装置的各种状态的状态显示数据。中央装置，接收由上行方向通信所发送的控制数据，或者应答各个终端装置的要求命令，或者将用以正确地控制终端装置的各种信息作为下行方向通信的控制数据发送。因为上行方向通信是将多个通信信道频率分配给较窄的带域，所以有时会在多个终端装置之间出现冲突，有时会得不到必要的通信信道频率。于是，在进行上行方向通信之际，一般需要复杂的控制，该控制功能对双向通信的通信性能会有很大的影响。
为了提高与以太网的IP通信的兼容性，DOCSIS方式的MAC结构，基本上具有和以太网通信一样的数据结构，还设置有作为DOCSIS方式特有的区域的各种头字段(header field)。特征是，由被称为“扩展头”的长度可变区域的字段定义密码等其它附加功能。
如由上述Cable Labs所提供的规格书所示，为了实现MAC功能，有必要在解析了具有复杂的多层结构的数据结构之后，在适当的时刻进行各种处理。对数据庞大的组合实现很多处理，校验该组合动作是否正确，难度非常大，处理量也非常多。
接着，看一下双向通信中各个处理的内容，构成MAC功能的每一个处理，基本上是控制系统的运算处理、数据的过滤(分配)、同步处理、重新排列、数据初始化等各个处理及其组合。
但是，用于双向通信的装置中，除了含有MAC功能的基本处理以外，作为通信系统还含有不可缺少的数据安全性能。有关DOSIS方式的详细规格公开在上述非专利文献1中。
MAC功能的保密功能，叫做Baseline Privacy，使用被称为BPKM(Baseline privacy Key Management)的协议。BPKM中，为了实现安全的密钥交换，而具有以下功能，即将密钥本身加密进行数据交换的功能、用以确认从正确的对方发送密钥交换的消息、未被篡改的消息认证功能。BPKM中，使用成为主要密钥的认证密钥(Authorization Key)、和实际上用于对数据加密、解密的DES密钥(通信密钥Traffic Encryption Key，称其为TEK)这样的两个阶段的密钥分配密钥。
终端装置，接收以RSA公开密钥方式加密了的认证密钥(Authorization Key)，使用RSA公开密钥，将该认证密钥(Authorization Key)解密。接着，经过对TEK的解密、认证等几个处理，从已取得的认证密钥中取得TEK数据，最终利用该TEK数据，进行实际的通信数据的解密。这里，因为用来对认证密钥进行解密的RSA密码的解密处理、用来对TEK数据进行解密的DES密码的解密，都需要并行地、反复地进行使用了多个64位单位的数据的数值运算，所以可以说每个处理都是负荷相当大的处理。为了实现进行数据双向通信中的双向控制的MAC功能，需要将这样的处理组合起来加以处理。
解决课题但是，为实现MAC功能的现有双向通信控制装置存在以下问题。
一般情况下，是利用通用处理器(CPU)实现MAC功能。理由如下，处理器具有能灵活地对应复杂处理的优点，也很容易实现为确立系统的可靠性而进行的校验、功能修正。也就是说，利用CPU能够实现利用软件比较容易实现的例如执行MAC功能的复杂程度、校验结果的反馈等。
但是，为实现MAC功能的庞大处理，必须使用性能高的CPU。而且，为实现MAC功能不仅仅占有CPU，在一个CPU中，实现所有的MAC功能是极其困难的。因此，为构成能够实现所有的MAC功能的装置，装置的硬件部分的规模会显著增大，成本会增大到现实中所不能实现的那么高。再就是，因为使用高性能CPU，电路的工作频率增高，功耗增大，需要散热对策等，整个系统的性能价格比低。这都是问题。
本发明的课题，是在数字双向通信控制中，谋求降低CPU处理的负荷，实现整个系统的电路规模的合理化。
发明内容
本发明的目地，在于通过提供能减轻CPU处理负荷的构架，便能够使用价格低廉的CPU，能够减少整个系统的电路规模；通过维持CPU性能，追加新处理，便能够进行更高功能处理，从而提供一种使整个系统的性能价格比提高了的装置。
本发明的双向通信控制装置，除了包括CPU、存储装置、CPU总线等以外，还包括对从所述中央装置发送到所述终端装置的下行流数据进行处理的下行流数据处理块、对为了生成从所述终端装置发送到所述中央装置的上行流数据进行数据处理的上行流数据处理块。下行流数据处理块和上行流数据处理块直接进行数据的相互接收、发送。
这样一来，以前仅由CPU进行的处理，便可利用CPU总线或者通过将CPU总线旁路而让下行流数据处理块和上行流数据处理块进行，从而能够降低CPU总线的拥挤度。因此，即使现实中能买得起的通用CPU，也能提高数据处理的效率。而且，在维持CPU性能的情况下，通过追加新处理，便能够实现功能更高的处理，从而提高整个系统的性能价格比。
通过或者另外设置将总线数据调停处理块旁路、连接在所述CPU总线、上行流数据处理块和下行流数据处理块上且具有寄存器的数据处理器，或者另外设置将总线数据调停处理块旁路、连接在CPU总线(或者第一存储装置)上的第二存储装置，能够进一步降低CPU总线的拥挤度。通过设置连接在上行流数据处理块、下行流数据处理块及第二存储装置上且具有暂时地存储一下数据的功能的第三存储装置，连接在所述上行流数据处理块、下行流数据处理块、第二存储装置、第三存储装置以及数据处理器上，控制将数据写入到所述第二存储装置和第三存储装置中及将数据从所述第二存储装置和第三存储装置中取出的控制块，便能够进行极其迅速的处理。
特别是，通过在上行流数据处理块中设置一边与下行流数据处理块直接进行数据的接收、发送，一边或者附加上链接帧头、进行帧本身的连接处理、或者是进行分割帧头附加、帧数据本身的分割处理的电路，便能将CPU总线旁路，通过参考含在下行流数据中的处理内容、下行流处理本身的状态，正确地迅速地知道来自中央装置的要求，对上行流处理的反馈也加快，所以能够进行高速的处理。
特别是，在上行流数据处理块中，一边与下行流数据处理块直接进行数据的接收、发送，一边进行语法解析、头解析以及数据初始化变换等基本处理，便能将CPU旁路，边参考含在上行流数据中的处理内容、上行流处理本身的状态，迅速地进行正确的处理。
能够另外设置调谐器、上行流物理层块、下行流物理层块以及背端部等。
本发明的双向通信控制方法中，包括边相互接收、发送各个数据的内容，边进行下行流数据处理和上行流数据处理的处理。
根据该方法，不经由CPU总线，即能进行下行流数据处理和上行流数据处理，故能降低CPU总线的拥挤度。
根据本发明，因为不仅能降低CPU处理的负荷，还能明显地降低CPU总线的拥挤度，所以能够明显地提高被称为MAC部地双向通信控制装置的传输速率。另外，因为不用再使用高性能CPU了，所以不仅能减小整个双向通信系统的电路规模，还能降低电路的工作频率，实现低功耗化，也不再需要采取散热对策了。
另一方面，在维持CPU性能，或者CPU性能被进一步提高的情况下，根据本发明，也是不管CPU如何，都能收到提高传输速率等的效果。因此能够将CPU的一部分功能用到其它处理中，还能将附加功能加到双向通信控制装置中，将周边装置取到双向通信控制装置中，对进一步提高性能有一个相乘效果。
图1是方框电路图，显示用到第一个实施例所涉及的数字双向通信中的通信系统的构成。
图2是方框电路图，显示设置在第一个实施例的下行流数据处理块内的各个功能块之例。
图3是显示第一个实施例中的下行流数据处理的顺序的流程图。
图4是方框电路图，显示设置在第一个实施例的上行流数据处理块内的各个功能块之例。
图5是显示第一个实施例中的上行流数据处理的顺序的流程图。
图6是方框电路图，显示第二个实施例所涉及的数字双向通信控制装置即MAC部的构成。
图7是方框电路图，显示第三个实施例所涉及的数字双向通信控制装置即MAC部的构成。
图8是方框电路图，显示第四个实施例所涉及的数字双向通信控制装置即MAC部的构成。
图9是方框电路图，显示第五个实施例所涉及的数字双向通信控制装置即MAC部的构成。
图10是方框电路图，显示第六个实施例所涉及的数字双向通信控制装置即MAC部的构成。
图11是方框电路图，显示第七个实施例所涉及的数字双向通信控制装置即MAC部的构成。
图12(a)、图12(b)是显示第一个实施例中的进行链接帧处理之前的正常帧的结构、以及进行链接帧处理之后的链接帧结构的图。
图13(a)、图13(b)是显示第一个实施例中的进行分割帧处理之前的正常帧的结构、以及进行分割帧处理之后的分割帧结构的图。
图14是流程图，在第一个实施例的图3所示的流程图中，将需要CPU进行总线调停的处理步骤用阴影线画出来了。
图15是流程图，在现有的双向通信控制装置进行的相当于图3所示的流程图的控制中，用阴影线将需要CPU进行总线调停的处理步骤画出来了。
具体实施例方式
第一个实施例—整体构成—图1是显示第一个实施例所涉及的数字双向通信中所用的通信系统的构成的方框电路图。如该图所示，通信系统包括与中央装置2之间进行数字双向通信的终端装置1。终端装置1中，包括具有MAC(MediaAccess Contron)功能的MAC部3(数字双向通信装置)；对从终端装置1发送到中央装置2的图像、声音、控制数据等上行流数据进行了纠错码的编码处理后，再通过解调发送RF信号的物理层部4；接收包括从中央装置2发送的图像、声音、传输控制数据等的RF信号，将它变换为IF信号的调谐器5；包括图像处理部7a、各种接口部7b的背端部7。物理层部4中具有下行流物理层块4a和上行流物理层块4b。MAC部3，对在物理层部4中解调的下行流数据、被调制的上行流数据进行适当的处理，做出各种图像数据、声音数据，或者传输图像数据、声音数据或者来自中央装置2的通信控制数据，或者是进行双向通信控制。补充说明一下，MAC部3、物理层部4及调谐器5，相对背端部7起前端部6的作用。
MAC部3，包括具有代替CPU15的处理的一部分的功能的下行流数据处理块11、具有代替CPU15的处理的一部分的功能的上行流数据处理块12、总线数据调停处理块13、CPU总线14、CPU15以及存储装置16。
下行流数据处理块11及上行流数据处理块12的具体处理及功能，以后进行详细的说明。
总线数据调停处理块13，进行决定被送到CPU总线14的各种数据的总线使用优先度等处理。因为下行流数据处理块11中所处理的数据、为发送到上行流数据处理块12而在CPU15中处理的数据、被保存到存储装置16中的数据，全部通过CPU总线14发送、接收，所以在总线数据调停处理块13中，进行适当的调停，保证能够做到高效地接收、发送这些数据。
在存储装置16中，基本上是保存大容量数据即被下行流数据处理了的数据。除此以外，存储装置16作为为了进行由CPU15进行的软件处理而一时地保持数据的数据寄存器用。存储装置16还具有以下功能，即进行加密或者解密处理时为了确认密钥数据，事先作为参考数据保持密钥数据的表；进行PHS扩展处理或者压缩处理时保持字节处理数的最大值设定即PHS变址表。
尽管CPU15要进行的处理很多，但以下是它的典型处理。
因为对一台中央装置2设置多台终端装置1，所以为了能够在正确的时刻控制各个终端装置，中央装置进行被称为相当于各个终端装置的同步处理的定范围(ranging)的数据通信控制的初始设定。除了最基本的处理以外，在后述的上行流数据处理和下行流数据处理中，还进行下行流数据处理块11中的各个功能块、上行流数据处理块12中的各个功能块的动作控制。
这里，如图1所示，该实施例的双向通信控制装置即MAC部3的特征在于，包括具有代替各个CPU15的一部分处理的功能的下行流数据处理块11和上行流数据处理块12。下行流数据处理块11和上行流数据处理块12将CPU总线14旁路，直接接收、发送数据。
—下行流数据处理—图2是方框电路图，显示布置在下行流数据处理块11内的各个功能块(电路)之例。如该图所示，下行流数据处理块11、下行流数据基本处理功能块21、HCS校验处理功能块22、以太网地址过滤处理功能块23、BPI解密处理功能块24、CRC校验处理功能块25、PHS解码处理功能块26。
下行流数据基本处理功能块21，进行通信数据的语法解析、头解析以及初始化变换。举具体例而言，进行图像数据中的MPEG结构、埋在MPEG结构中的网络处理用子层即MAC结构的结构解析处理。首先，MPEG结构数据中的头部分得以解析，用以抽出MAC结构数据的信息被抽出后，实际上MAC结构数据被抽出。接着，MAC结构数据中的头部分得以解析，在不仅存在正常头，还存在被称为扩展头的字段(field)的情况下，对该扩展头进行解析。该扩展头中存在以下信息，即有无加密的信息、用以加密解密的密码处理所需要的信息、被称为Payload HeaderSuppression(PHS)的、用以压缩各个帧的头并发送的处理所需要的信息。
补充说明一下，在通过下行流数据基本处理功能块21所进行解析的结果得知不存在扩展头的情况下，做出下行流数据不被加密且也尚未由PHS进行压缩的判断，原样输出具有从下行流数据中抽出的MAC结构的数据。另一方面，在存在扩展头的情况下，存在着加密之有无的区域和存在着与PHS处理有关的信息的区域得以解析，当确认出没有加密或者没有PHS处理的时候，便进行和不存在扩展头时一样的处理。在确认出已加密或者已PHS处理时，便进行后述的BPI解密处理、PHS解码处理。
下行流数据基本处理功能块21，为了谋求为进行双向通信非常重要的接收、发送时刻，边进行和数据有关的时间戳记处理，边和上行流数据处理块12进行相互处理。
HCS校验处理功能块22，对对扩展头附加的扩展头用CRC错误检测码即HCS(Header Check Sequence)进行校验。
以太网地址过滤处理功能块23，从MAC结构的数据中抽出以太网结构的数据，对各种以太网地址进行分类。
BPI解密处理功能块24对密码进行解密。为了对密码进行解密，则需要例如将进行被称为TEK(Traffic Encryption Key)的密码处理所需要的密钥数据复原，为了得到正确的TEK，从扩展头中抽出SID(ServiceID)及Key Sequence Number，以这两个数据为线索确认完TEK之后，再利用已确认了的TEK本身，经由DES密码的解密处理，完成原来的数据的复原处理。
CRC校验处理功能块25，对附加在扩展头以外的正常数据中的CRC错误检测码进行校验。
PHS解码处理功能块26，进行头数据压缩处理所需要的信息处理。显示含有应该进行被称为“净荷包头抑制域(PHS域)”的头数据压缩处理的所有数据的范围的参数、对应于被称为“PHS索引”的每一个区域单位中用来进行PHS的规则的号码被指定给扩展头。这里，事先从中央装置经由应用层的软件处理告知对应于PHS索引的PHS规则。例如，是对所有字节的头进行压缩，还是以一个字节或者两个字节为单位对头进行压缩，这样的规则事先被定义好。PHS解码处理中，利用这两个参数将已被压缩的数据复原。利用PHS域能够将进行PHS处理的数据范围抽出来(最大256字节)；利用PHS索引能够抽出事先怎样对用PHS场所显示的范围的数据进行了定义的规则。PHS解码处理功能块26以此为基础，将从中心一侧发送来的已被PHS处理的数据加以解码。
这样处理的下行流数据，在经由总线数据调停处理块13之际，通过接收适当的时刻控制被送出到CPU总线14上，之后被存储到存储装置16中。为了进行自网络通信协议中的MAC层朝着还往上的上位层的处理，例如QoS(Quality of Service)等处理，被存储了适当时间的数据被传输到CPU15中，进行了软件处理。或者是，被存储了适当时间的数据被送出到CPU总线14上以后，再被施加上行流数据处理。
图3是显示第一个实施例的终端装置1中的下行流数据处理的顺序的流程图。
在步骤ST11，通信数据从中央装置2发送来后，首先，在步骤ST12，由调谐器5选择对应于该通信数据的信道频率。
接着，在步骤ST13，在下行流PHY块4a中进行数字解调及纠错处理，将数字数据复原。
接着，在步骤ST14，利用CPU15判断是否由MAC部3进行各种双向数据控制。当判断结果是进行双向数据控制的“是”的时候，便由MAC部3进行步骤ST15以后的处理，另一方面，当判断结果是不进行双向数据控制的“否”的时候，MAC部3便不进行处理，而是跳到步骤ST27。
接着，在步骤ST15，由下行流数据基本处理功能块21进行语法解析、头解析以及数据初始化变换。下行流数据基本处理功能块21还进行步骤ST16中的将各种数据的状态及控制信号发送给上行流数据处理一侧的处理、以及在步骤ST17的从上行流数据处理一侧接收各种数据的状态及控制信号的处理。
接着，在步骤ST18，由HCS校验处理功能块22进行上述HCS校验处理。之后，在步骤ST19，判断通信数据中是否有错误。当判断的结果表明通信数据中有错误的时候，便进入步骤ST20，废弃通信数据。另一方面，当判断的结果表明通信数据中没有错误的时候，则进行步骤ST21以后的处理。
接着，在步骤ST21，由以太网地址过滤处理功能块23进行上述的以太网地址过滤处理。
接着，在步骤ST22，由BPI解密处理功能块24进行了上述的BPI解密处理后，在步骤ST23，由CRC校验处理功能块25进行上述的CRC校验处理。
接着，在步骤ST24，由CPU15判断通信数据是否有错误。当判断的结果表明通信数据中有错误的时候，便进入步骤ST25，废弃通信数据。另一方面，当通信数据中没有错误的时候，则进行步骤ST26的处理。
在步骤ST26，由PHS解码处理功能块26进行上述的PHS解码处理。之后，进入步骤ST27，将通信数据发送到背端部7，在背端部7中进行图像等各种数据的处理。
—上行流数据处理—下面，对上行流数据处理块12的功能块进行说明。从终端装置1发送到中央装置2的图像及传输控制数据即上行流数据，是以在CPU15中接受了软件处理的数据或者存储到存储装置16中的数据为基础生成的。也就是说，通过总线数据调停处理块13的控制，在CPU15中接受了软件处理的数据或者是存储到存储装置16中的数据便会在适当的时刻经由CPU总线14被发送到上行流数据处理块12。在上行流数据处理块12中被加工处理而生成上行流数据。
作为上行流数据处理中的基本处理，进行的有CRC等错误检测用代码的附加、用以表示MAC结构的各种头及扩展头的附加、利用PHS处理等的数据压缩以及数据的加密等。而且，作为上行流特有的处理，进行的有程序的分段存储处理(fragmentation)处理及链接(concatenation)处理。这和下行流不同，上行流是在窄带域中多个终端装置同时进行通信，所以经常有不能确保充分的传输率的时候。为了克服这一问题，装入了将大尺寸数据分割为适当大小的机构、以及小尺寸数据汇总成一个适当的大数据发送的机构。程序分段存储处理意味着根据与中央装置2的处理在终端装置1中将通信数据分割为适当大小的处理；链接处理(链接帧处理)意味着将数据汇总成适当大小的处理。
图4是一方框电路图，显示布置在上行流数据处理块12内的各个功能块(电路)之例。如该图所示，上行流数据处理块12，包括对用以压缩并发送数据的处理所需要的信息即PHS编码的PHS编码处理功能块31、对头以外的正常数据附加CRC错误检测码的CRC附加处理功能块32、对扩展头附加扩展头用CRC错误检测码即HCS的HCS附加处理功能块33、附加链接帧头(链接头)的链接帧头附加处理功能块34、附加链接帧用HCS的链接帧HCS附加处理功能块35、附加正常帧头的正常帧头附加处理功能块36、再次附加正常帧HCS的正常帧HCS再次附加处理功能块37、发送上行流数据、生成调度、发送参数的发送/调度/发送参数生成处理功能块38、附加分割帧头(程序分段存储头)的分割帧头附加处理功能块39、附加分割帧HCS的分割帧HCS附加处理功能块40以及BPI加密处理功能块41。
图5是显示上行流数据处理的顺序的流程图。图12(a)、图12(b)是显示进行链接帧处理之前的正常帧结构、进行链接帧处理之后的链接帧结构的图。图13(a)、图13(b)是显示进行分割帧处理之前的正常帧结构、进行分割帧之后的分割帧结构的图。不过，图12(a)、图12(b)示出的是将两个正常帧链接起来的例子；图13(a)、图13(b)示出的是将正常帧分割为二的例子。不仅如此，还都可以是3个以上的链接或者是3个以上的分割。
下面，参考图12(a)、图12(b)、图13(a)及图13(b)，说明沿着图5的流程图所进行的上行流数据处理。这里，着眼于与下行流数据处理相比，上行流数据处理所处理的数据量很少及实时处理的处理速度慢这两点，说明一般情况下成为CPU的负荷变得特别大的主要原因的错误检测码的附加以及加密处理以外，在CPU15中得以处理的数据被输入之例。
在步骤ST31中，若图像等各种数据从背端部7输入到MAC部3中，则在步骤ST32中，借助PHS编码处理功能块31对所输入的数据结构加以解析，判断输入数据中的头、扩展头以及正常数据，决定了用以规定进行PHS的范围PHS域、以及对应于规定进行什么样的压缩的处理的处理内容的PHS索引之后，进行实际的PHS编码。
之后，在步骤ST33中，由CRC附加处理功能块32对头以外的正常数据附加CRC错误检测码，在步骤ST34中，由HCS附加处理功能块33对扩展头附加扩展头用CRC错误检测码即HCS码。在终端装置中，一般情况下是同时处理多个SID。也就是说，因为同时处理多个数据，所以步骤ST33中的CRC码的附加处理和步骤ST34中的HCS码的附加处理是并行处理的。
其次，在步骤ST35中，由CPU15检查中央装置2是否在要求链接帧处理(链状处理)。在是要求链状处理的“是”的情况下，检查要处理的数据尺寸。此时，在数据尺寸比中央装置2所要求的数据尺寸还小的情况下，执行链接帧处理(concatenaed frame process)。也就是说，到不超过中央装置2要求的数据尺寸的近似值为止，一直进行将数据打包的处理。进行将图12(a)所示的例如两个普通帧链接成图12(b)所示的一个链接帧的链接帧处理。
当数据成为适当大小的时候，使链接处理结束，在步骤ST36中，附加上显示已执行的内容的链接帧头(链接头)(参考图12(b))。此时，在步骤ST37，由发送/调度/发送参数生成功能块38和下行流数据处理块11之间进行数据的发送、接收，同时通过总线数据调停处理块13和CPU总线14与存储装置16之间进行数据的接收、发送。之后，根据在步骤ST37中的上行流数据的发送调度、发送参数的生成等处理内容，进行步骤ST36的处理。
接着，在步骤ST39中，如图12(b)所示，由链接帧HCS附加处理功能块35计算链接帧头用HCS并附加上之后，再附加上链接帧处理后的链接帧数据用CRC(错误检测码)。
接着，在步骤ST36、ST37的处理结束之后，或者是在步骤ST35中的判断是不执行链接帧处理的“否”的情况下，在步骤ST40，利用正常帧头附加处理功能块36，根据在步骤ST37中的处理，进行正常帧头附加处理。另一方面，在不需要链接帧处理的情况下，在下一个处理中原样使用不处理的数据。
在步骤ST41中，由正常帧HCS再附加处理功能块37进行正常帧HCS的再附加处理。
接着，在步骤ST42中，由CPU15判断中央装置2是否要求分割帧处理(分段存储处理)。在是需要分割帧处理的“是”的情况下，进入步骤ST43，检查处理数据尺寸，分割成为中央装置所要求的尺寸。也就是说，进行将图13(a)所示的一个普通帧分割为图13(b)所示的例如两个正常帧分割部分的分割帧处理。接着，由分割帧头附加处理功能块39对已分割了的各个正常帧分割部分附加上图13(b)所示的分割帧头。此时，根据在步骤ST37中的上行流数据的发送调度、发送参数的生成等处理内容，进行步骤ST43的处理。在步骤ST44中，附加分割帧头(分段处理头)用HCS，同时附加分割帧数据用CRC。另一方面，在不需要分割帧处理的情况下，就使用没进行处理的数据。
步骤ST36、步骤ST40及步骤ST43的处理结束后，分别在步骤ST38中，将各种状态及控制信号发送到下行流数据处理块11中。
最后，在步骤ST45中，对向上述那样附加了错误检测码的数据加密。加密处理，和下行流数据处理一样，首先，为了确认进行加密的密钥数据是否正确，确认完SID及Key Sequence Number之后，再由该密钥数据进行DES密码的加密处理。这样一来，便能一边参考进行下行流数据处理时所进行的时间戳记(time stamp)处理，边寻找数据发送的时刻，最终在适当的时刻将已加密的数据发送到中央装置中。
根据该实施例的双向通信控制装置，因为在终端装置1的MAC部3内设置了下行流数据处理块11和上行流数据处理块12，所以在CPU15便可不去执行现有的双向通信装置中需要CPU执行的处理，从而可以大大地减轻CPU15的负担。在现有的双向通信装置(MAC部)中，需要通过CPU总线在CPU和存储装置之间进行频繁的数据接收、发送，但根据该实施例，无需通过CPU总线14，即可在下行流数据处理块11和上行流数据处理块12中处理通信数据。因此，即使使用现实中能够负担得起的通用CPU，也能谋求提高数据的处理效率。
因为不需要使用高性能CPU了，所以不仅可以减小整个通信系统的电路规模，还能降低电路的工作频率，实现低功耗化，也不需要采取什么散热对策了。
另一方面，在CPU性能得以维持或者CPU性能进一步提高的的情况下，利用该实施例的双向通信控制装置(MAC部)，就能收到不依赖CPU，传输速率得以提高等效果，所以能将CPU的一部分功能用到其它处理用途上，能够向双向通信控制装置追加附加功能，取入周边功能，有希望获得进一步提高性能的相乘效果。
特别是，因为在MAC部3中设置有链接帧头附加处理电路34、分割帧头附加处理电路39，所以通过将CPU15旁路，即使不按次序进行和CPU的数据发送、接收，也能够迅速地进行数据处理，所以能够等待来自CPU的指令，大幅度地缩短搞好数据传输初始化的时间。结果是，能够提高数据的传输速率。而且，能够从下行流数据中抽出下行流数据处理块11中的处理内容和对应于来自中央装置的要求的内容，在进行对应于该结果的处理之际，也能够不用等待和CPU之间的处理时间，实时地进行处理，所以不仅能使传输速率提高，还能通过保持实时性来使处理的精度、正确度提高。
在MAC部3中，因为设置有进行语法解析、头解析以及数据初始化变换等的下行流数据基本处理电路，所以能够和上述处理相反，将CPU15旁路，边确保下行流数据处理中对应于上行流数据处理块12的处理内容的内容的实时性边反映出来。结果是能迅速且正确地进行处理。
—对第一个实施例和现有双向通信控制装置的比较—在本发明中，在下流和上流处理中，需要总线调停的处理变得非常少，传输速度变快。利用与图3的下行流数据处理有关的流程图来说明其中之一例。
图14是一流程图，显示在该实施例的图3所示的流程图中，将需要由CPU进行调停处理的处理步骤用阴影线表示后所得到的。图15是一流程图，显示在现有的双向通信控制装置中相当于图3所示的流程图的控制中，将需要由CPU进行调停处理的处理步骤用阴影线表示后所得到的。
如图14所示，在本发明中，包括专用的上行流数据处理块12和下行流数据处理块11，这样各种处理便能基本上全部用专用的数据处理块进行处理。因此，因为不需要用CPU进行各种处理，所以基本上几乎不需要如何有效地在传输CPU和存储装置的总线调停处理。也就是说，如图14所示，因为下行流数据处理中的各个处理全部用专用的处理块依次进行实时处理，所以几乎没有需要总线调停的加上了阴影线的步骤。但是，各个专用数据处理块不能单独地进行与图1所示的上行流数据处理块12之间进行数据处理的控制处理(步骤ST16、ST17)，所以需要用CPU15进行控制。此时，CPU、存储装置、上行流数据处理块12以及下行流数据处理块11之间需要总线调停。
另一方面，如图15所示，在使用现有的双向通信控制装置的情况下，因为没有专用的数据处理块，所以基本上是CPU进行所有的处理。因此，在需要实时处理的下行流数据处理中，从语法解析(步骤ST15’)、HCS处理(步骤ST18’)开始，BPI解密处理(步骤ST22’)、CRC处理(步骤ST23’)、PHS解码处理(步骤ST26’)等处理量非常多的处理，需要由CPU进行总线调停。这些处理是对CPU带来负荷的处理，但因为在合适的时刻在进行完和存储装置的读写后再进行运算处理，所以需要由CPU进行总线调停。当然，在使用现有的双向通信控制装置的情况下，将下行流数据作为上行流数据发送的处理(步骤ST16’)、将上行流数据的各种数据的状态和控制信号作为下行流数据取入的处理(步骤ST17’)中，需要由CPU进行总线调停。另外，在使用现有的双向通信控制装置的情况下，以太网地址过滤处理(步骤ST21’)、朝着背端部7的发送处理(步骤ST27’)中，需要由CPU进行总线调停。
这样一来，在本发明中，通过设置专用的数据处理块，只要处理CPU中很少的一部分指令即可，所以能够谋求处理的高速化。
第二个实施例图6是显示第二个实施例所涉及的数字双向通信控制装置即MAC部的构成的方框电路图。在该实施例中，因为通信系统中MAC部以外的部分的构成和第一个实施例一样，所以对MAC部以外的部分的图示和说明都省略不提了。如图6所示，该实施例的MAC部，是在图1所示的MAC部3的各个要素中，再加上内部布置有暂时保持数据的寄存器的数据处理器17而构成的。
在该实施例中，在MAC部中包括数据处理器17，能够实现以下的处理、具有以下的优点。
在不管总线数据调停处理块13如何高效地传输通信数据的情况下，数据的传输速度都一定由CPU总线14决定。于是，为了降低CPU总线14的拥挤度，数据处理器17具有帮助进行数据的传输处理的功能，例如代替CPU15进行处理、具有下行流数据处理块11或者上行流数据处理块12的一部分功能。
在进行下行流数据处理的情况下，在该实施例中，和第一个实施例一样，下行流数据处理块11进行了下行流数据的语法解析，抽出MAC结构数据之后，对密码解密、解除PHS压缩，将所需要的信息还原。
此时，在该实施例中，由数据处理器17进行与上行流数据处理块12及下行流数据处理块11的相互处理有关的控制。例如，用以调整上行流数据处理块12及下行流数据处理块11的相互时刻的时间戳记处理、或者是用以与其它终端装置同步/定范围(ranging)的处理等需要复杂的控制，需要边连续地监控数据的接收发送，边或者实施调度、或者生成发送参数这样的实时处理。于是，在该实施例中，不将这些处理经由CPU总线14传输给CPU15，而是由具有寄存功能的数据处理器17进行这些处理，便能降低CPU总线14的拥挤度。
在进行纯粹的上行流数据处理的情况下，在CPU15和上行流数据处理块12之间以高频度传输的实时处理，是在图5所示的步骤ST33、ST39、ST41、ST44等中的CRC附加处理。这里，在该实施例中的数据处理器17中，进行除了进行伴随着正常的加上头的HCS附加处理和数据CRC附加处理(步骤ST33，34)之外的错误检测码用CRC计算。也就是说，在该实施例中，由数据处理器17进行伴随着图5所示的链接(链接帧处理)的链接帧头用HCS和链接帧数据用CRC附加处理(步骤ST39)、以及分割帧处理(程序分段处理)的分割帧头用HCS和分割帧数据用CRC的附加处理(步骤ST44)。这些处理是由数据处理器17进行的处理之一例，还可由数据处理器17进行其它的辅助处理。
根据该实施例的数据双向通信控制装置，能收到和第一个实施例一样的效果，同时下行流数据处理块11、上行流数据处理块12及CPU15的一部分功能还可由数据处理器17代替它们进行。例如，能够由数据处理器17进行下行流数据处理块11和上行流数据处理块12的相互时刻调整、CRC代码、HCS的附加处理，这样便能进一步减轻CPU15的负担，降低CPU总线14的拥挤度。从而能进一步提高传输速率。
第三个实施例图7是显示第三个实施例所涉及的数字双向通信控制装置即MAC部的构成的方框电路图。在该实施例中，也是因为通信系统中MAC部以外的部分的构成和第一个实施例的一样，所以对MAC部以外的部分的图示和说明都省略了。如图7所示，该实施例的MAC部，不仅包括图1所示的MAC部3中的各个要素，还包括子存储装置18。
在该实施例中，MAC部中不仅包括存储装置16(第一存储装置)，还包括子存储装置18(第二存储装置)，于是能实现以下的处理和好处。
在不管总线数据调停处理块13如何高效地传输通信数据的情况下，数据的传输速度都一定由CPU总线14决定。该实施例的子存储装置18和第二个实施例不同，不准备实现数据处理器那样的复杂功能的块，来降低CPU总线14的拥挤度。
在进行下行流数据处理的情况下，在该实施例中，也和第一个实施例一样，下行流数据处理块11进行下行流数据的语法解析，抽出MAC结构数据之后，对密码解密、解除PHS压缩，将所需要的信息还原。
而且，在该实施例中，在对密码解密的时候，为了判断确认密钥数据是否正确，将事先保持好的有用的数据即SID、Key Sequence Number保存到子存储装置18中。如上所述，正常情况下，终端装置中，需要同时处理多个SID，存在多种对密码解密的数据种类，常常需要确认SID及Key Sequence Number的处理。但是，数据内容本身，不太需要频繁地去改写。于是，在该实施例中，从存储装置16或者CPU15通过CPU总线14接收数据并将它保存到子存储装置18中，同时能够直接在子存储装置18和上行流数据处理块12之间或者子存储装置18和下行流数据处理块11之间接收、发送数据。例如，在下行流数据处理中，除了SID及KeySequence Number以外，与规定PHS时的区域的PHSF及规定进行PHS的最大字节数目的PHSI有关的数据也保存到子存储装置18中。
在进行上行流数据处理的情况下，和进行下行流数据处理时一样，能够将进行数据的加密时所参考的SID及Key Sequence Number保存到子存储装置18中，或者能够将成为用以判断各种各样的处理种类的指标的IUC(Interval Usage Code)、各种MAC地址事先保存到子存储装置18中。因此，能够减少CPU15和存储装置16与上行流数据处理块12之间的数据收、发频度。
换句话说，根据该实施例的子存储装置18(第二存储装置)，对不需要CPU15控制的处理，能够将CPU总线14旁路，在下行流数据处理块11或者上行流数据处理块12与子存储装置18之间进行数据的接收、发送，所以除了能收到和第一个实施例一样的效果外，还能进一步降低CPU总线14的拥挤度，从而能够进一步提高数据的传输速率。
第四个实施例图8是一方框电路图，显示第四个实施例所涉及的数字双向通信控制装置即MAC部的结构。在该实施例中，也是因为通信系统中MAC部以外的部分的构成和第一个实施例的一样，所以对MAC部以外的部分的图示和说明都省略了。如图8所示，该实施例的MAC部，不仅包括图1所示的MAC部3中的各个要素，还包括子存储装置18。
该实施例的数字双向通信控制装置(MAC部)，和第三个实施例一样，包括子存储装置18，但是在第三个实施例中，子存储装置18通过CPU总线14和CPU15进行数据发送、接收，而在该实施例中，存储装置16(第一存储装置)和子存储装置18(第二存储装置)之间不经由CPU总线14，能直接进行数据的接收、发送，所以和第三个实施例相比，能够进一步降低CPU总线14的拥挤度。
在该实施例中，在进行下行流数据处理的情况下，也和第一个实施例一样，下行流数据处理块11进行下行流数据的语法解析，抽出MAC结构数据之后，对密码解密、解除PHS压缩，将所需要的信息还原。
而且，在该实施例中，在对密码解密的时候，为了判断确认密钥数据是否正确，将事先保持好的有用的数据即SID、Key Sequence Number保存到子存储装置18中。如上所述，正常情况下，终端装置中，需要同时处理多个SID，存在多种对密码解密的数据种类，常常需要确认SID及Key Sequence Number的处理。但是，数据内容本身，不太需要频繁地去改写。于是，在该实施例中，子存储装置18，不经由CPU总线14，直接接收保存在存储装置16中的数据，进行与上行流数据处理块12或者下行流数据处理块11之间的数据接收、发送。除了SID及Key SequenceNumber以外，与规定PHS时的区域的PHSF及规定进行PHS的最大字节数目的PHSI有关的数据也保存到子存储装置18中。但是，在获得该数据的时候，通过利用直接的传输路径，和第三个实施例相比，便能够进一步地降低CPU总线14的拥挤度。
在进行上行流数据处理的时候，和进行下行流数据处理时一样，能够利用直接的传输路径，将进行数据的加密时所参考的SID及KeySequence Number保存到子存储装置18中，或者能够将成为用以判断各种各样的处理的种类指标的IUC(Interval Usage Code)、各种MAC地址，事先保存到子存储装置18中。因此，能够进一步降低CPU15和存储装置16与上行流数据处理块12之间的接收、发送频度，从而进一步提高传输速率。
第五个实施例图9是一方框电路图，显示第五个实施例所涉及的数字双向通信控制装置即MAC部的结构。在该实施例中，也是因为通信系统中MAC部以外的部分的构成和第一个实施例的一样，所以对MAC部以外的部分的图示和说明都省略了。如图9所示，该实施例的MAC部，不仅包括图1所示的MAC部3中的各个要素，还包括数据处理器17和子存储装置18。
该实施例中的数字双向通信控制装置(MAC部)，和第二个实施例一样，包括数据处理器17，而且和第三个实施例一样，包括子存储装置18(第二存储装置)。因此能够收到以下效果。
换句话说，存储装置16和下行流数据处理块11及上行流数据处理块12，不经由总线数据调停处理块13、CPU总线14和CPU15，便能够直接进行数据的接收、发送。所以能够降低在上行流数据处理块12和下行流数据处理块11之间进行的数据接收、发送的频度。
根据该实施例的子存储装置18(第二存储装置)，对不需要CPU15控制的处理，能够将CPU总线14旁路，在下行流数据处理块11或者上行流数据处理块12与子存储装置18之间进行数据的接收、发送。
因此，根据该实施例，能够进一步降低CPU总线14的拥挤度，从而能够进一步提高数据的传输速率。
第六个实施例图10是一方框电路图，显示第六个实施例所涉及的数字双向通信控制装置即MAC部的结构。在该实施例中，也是因为通信系统中MAC部以外的部分的构成和第一个实施例的一样，所以对MAC部以外的部分的图示和说明都省略了。如图10所示，该实施例的MAC部，不仅包括图1所示的MAC部3中的各个要素，还包括子存储装置18和高速缓冲存储装置19。
在该实施例中，MAC部中不仅包括存储装置16(第一存储装置)，还包括子存储装置18(第二存储装置)和高速缓冲存储装置19，于是能实现以下的处理和好处。
在该实施例中，第三个实施例、第四个实施例、第五个实施例中的子存储装置18(第二存储装置)的一部分功能由高速缓冲存储装置19承担(第三存储装置)。
在该实施例中，在进行下行流数据处理的情况下，在对密码解密时，将事先保持好的有用的数据即SID、Key Sequence Number保存到高速缓冲存储装置19中。与规定PHS时的区域的PHSF及规定进行PHS的最大字节数目的PHSI有关的数据也保存到高速缓冲存储装置19中。
在进行上行流数据处理的情况下，和进行下行流数据处理时一样，能够将进行数据的加密时所参考的SID及Key Sequence Number保存到子存储装置18中，或者能够将成为用以判断各种各样的处理种类的指标的IUC(Interval Usage Code)、各种MAC地址事先保存到子存储装置18中。因此，能够减少CPU15和存储装置16与上行流数据处理块12之间的数据收发频度。CPU总线14的拥挤度进一步降低，传输速率能够进一步提高。
不过，在该实施例中，高速缓冲存储装置19，不会经由CPU总线14或者总线数据调停处理块13，与下行流数据处理块11或者上行流数据处理块12之间进行数据发送、接收，但一定会在它和子存储装置18之间进行各种数据的接收、发送。换句话说，起到将与各种处理的控制、操作指令有关的数据暂时保存起来的指令高速缓冲的作用。
另一方面，子存储装置18经由CPU总线14及总线数据调停处理块13，与下行流数据处理块11或者上行流数据处理块12之间进行数据接收、发送。但和第一到第五实施例一样，能够直接与下行流数据处理块11或者上行流数据处理块12之间进行数据接收、发送。
换句话说，在该实施例中，在CPU总线14的拥挤度非常大的情况下，事先通过来自总线数据调停处理块13的控制，将需要的数据暂时保存到子存储装置18中，在子存储装置18和下行流数据处理块11或者上行流数据处理块12之间进行数据的接收、发送，这样便能降低CPU总线14的拥挤度，从而能够提高传输速率。换句话说，子存储装置18起到数据高速缓冲存储的作用。
第七个实施例图11是一方框电路图，显示第七个实施例所涉及的数字双向通信控制装置即MAC部的结构。在该实施例中，也是因为通信系统中MAC部以外的部分的构成和第一个实施例的一样，所以对MAC部以外的部分的图示和说明都省略了。如图11所示，该实施例的MAC部，不仅包括图1所示的MAC部3中的各个要素，还包括子存储装置18、高速缓冲存储装置19、数据处理器17以及最佳控制块20。
在该实施例中，MAC部中不仅包括存储装置16(第一存储装置)、子存储装置18(第二存储装置)和高速缓冲存储装置19，还包括数据处理器17和最佳控制块20。于是能实现以下的处理和好处。
根据该实施例的数字双向通信控制装置，基本上进行和图1所示的第一个实施例一样的处理，但在第二个实施例中，能够发挥出由于具有数据处理器17而能得到的好处、和在第六个实施例中由于包括子存储装置18和高速缓冲存储装置19所能获得的好处这两个好处。换句话说，通过由数据处理器17承担CPU15的一部分处理、由子存储装置18进行数据的高速缓冲处理以及由高速缓冲存储装置19进行指令高速缓冲存储处理，便能大幅度地降低从CPU15及存储装置16经由CPU总线14和总线数据调停处理块13与上行流数据处理块12和下行流数据处理块11之间进行数据接收、发送的频度。而且，为了将各种数据保存到子存储装置18、高速缓冲存储装置19中，从整体上将上行流数据处理块12、下行流数据处理块11以及数据处理器17的处理时刻控制为最佳，设置了最佳控制块20，便能够通过在各个块之间的个别的信号交换型控制降低传输损失，或者是因为无需给各个块设置控制电路，便可以通过适当的控制使传输速率增大，同时能够实现电路规模的缩小。
补充说明一下，通过在终端装置1内将调谐器5和MAC部安装为一个芯片，便能使其成为完全不需要外置模拟部件的系统LSI。将该结构组装到能够实现正常的调制解调功能的PC中，当然会非常容易地使其具有双向通信功能，将该结构安装到电视、电话等所有通信机器中，同样会非常容易地使其具有双向通信功能。
—工业实用性—本发明的双向通信控制装置、终端装置以及双向通信控制方法，能对手机、具有因特网功能的个人电脑等有用。
权利要求
1.一种双向通信控制装置，设置在与中央装置之间进行双向的数据接收、发送的终端装置中，其特征在于包括CPU，第一存储装置，CPU总线，将所述CPU和第一存储装置连接起来，下行流数据处理块，接收从所述中央装置发送到所述终端装置的下行流数据并进行数据处理，上行流数据处理块，为了生成从所述终端装置发送到所述中央装置的上行流数据而进行数据处理，以及总线数据调停处理块，连接在所述CPU总线、下行流数据处理块和上行流数据处理块上，用以调整所述CPU总线中的数据的流动；所述下行流数据处理块和所述上行流数据处理块直接进行数据的相互接收、发送。
2.根据权利要求1所述的双向通信控制装置，其特征在于还包括数据处理器，将所述总线数据调停处理块旁路，连接在所述CPU总线、上行流数据处理块和下行流数据处理块上且具有暂时保持一下数据的寄存器。
3.根据权利要求1或者2所述的双向通信控制装置，其特征在于还包括第二存储装置，将所述总线数据调停处理块旁路，连接在所述CPU总线、上行流数据处理块和下行流数据处理块上，代替并存储所述第一存储装置的一部分存储内容。
4.根据权利要求1或者2所述的双向通信控制装置，其特征在于还包括第二存储装置，将所述总线数据调停处理块及所述CPU总线旁路，连接在所述上行流数据处理块、下行流数据处理块及第一存储装置上，替代并存储所述第一存储装置的一部分存储内容。
5.根据权利要求4所述的双向通信控制装置，其特征在于还包括第三存储装置，连接在所述上行流数据处理块、下行流数据处理块和第二存储装置上，具有暂时存储一下数据的功能。
6.根据权利要求1或者2所述的双向通信控制装置，其特征在于还包括数据处理器，将所述总线数据调停处理块旁路，连接在所述CPU总线、上行流数据处理块和下行流数据处理块上，具有暂时保持一下数据的寄存器，第二存储装置，将所述总线数据调停处理块旁路，连接在所述上行流数据处理块、下行流数据处理块及CPU总线上，替代并存储所述第一存储装置的一部分存储内容，第三存储装置，连接在所述上行流数据处理块、下行流数据处理块及第二存储装置上，具有暂时地存储一下数据的功能，以及控制块，连接在所述上行流数据处理块、下行流数据处理块、第二存储装置、第三存储装置以及数据处理器上，控制将数据写入到所述第二存储装置和第三存储装置中及将数据从所述第二存储装置和第三存储装置中取出。
7.根据权利要求1或者2所述的双向通信控制装置，其特征在于还包括数据处理器，将所述总线数据调停处理块旁路，连接在所述CPU总线、上行流数据处理块和下行流数据处理块上，具有暂时保持一下数据的寄存器，第二存储装置，将所述总线数据调停处理块和所述CPU总线旁路，连接在所述上行流数据处理块、下行流数据处理块及第一存储装置上，替代并存储所述第一存储装置的一部分存储内容，第三存储装置，连接在所述上行流数据处理块、下行流数据处理块及第二存储装置上，具有暂时地存储一下数据的功能，以及控制块，连接在所述上行流数据处理块、下行流数据处理块、第二存储装置、第三存储装置以及数据处理器上，控制将数据写入到所述第二存储装置和第三存储装置中及将数据从所述第二存储装置和第三存储装置中取出。
8.根据权利要求1或者2所述的双向通信控制装置，其特征在于所述下行流数据处理块，具有进行所述下行流数据处理块的语法解析、头解析以及数据初始化变换的基本处理电路，所述基本处理电路与所述上行流数据处理块直接进行数据的接收、发送。
9.根据权利要求1到8中的任一个权利要求所述的双向通信控制装置，其特征在于所述上行流数据处理块，具有进行将多个上行流数据连接到一个数据上再将链接帧头附加到已连接起来的一个数据上的处理的链接帧头附加处理电路，所述链接帧头附加处理电路与所述下行流数据处理块直接进行数据的接收、发送。
10.根据权利要求1到8中的任一个权利要求所述的双向通信控制装置，其特征在于所述上行流数据处理块，具有将一个上行流数据分割为多个部分再给分割出来的多个部分分别附加上分割帧头的处理的分割帧头附加处理电路，所述分割帧头附加处理电路与所述下行流数据处理块直接进行数据的接收、发送。
11.一种在它和中央装置之间进行双向数据接收、发送的终端装置，其特征在于包括调谐器，接收从所述中央装置发送的高频信号并将其变换为中频信号，下行流物理层块，接收所述中频信号，抽出所述下行流数据，上行流物理层块，对从所述上行流数据处理块输出的所述上行流数据进行调制，并作为高频信号发送到所述中央装置，双向通信控制装置，用以控制在所述中央装置和终端装置之间接收、发送的数据的接收、发送；所述双向通信控制装置，包括CPU，第一存储装置，CPU总线，将所述CPU和第一存储装置连接起来，下行流数据处理块，接收从所述中央装置发送到所述终端装置的下行流数据并进行数据处理，上行流数据处理块，为了生成从所述终端装置发送到所述中央装置的上行流数据而进行数据处理，以及总线数据调停处理块，连接在所述CPU、下行流数据处理块和上行流数据处理块上，用以调整所述CPU总线中的数据的流动；所述下行流数据处理块和所述上行流数据处理块直接进行数据的相互接收、发送。
12.根据权利要求11所述的终端装置，其特征在于还包括背端部，连接在所述CPU总线上，具有至少进行图像处理的功能。
13.一种在它和中央装置之间进行双向数据的接收、发送的终端装置中的双向通信控制方法，其特征在于包括步骤(a)，接收从所述中央装置发送到所述终端装置的下行流数据并进行下行流数据处理，步骤(b)，进行用以生成从所述终端装置发送到所述中央装置的上行流数据的上行流数据处理，步骤(c)，将所述步骤(a)、(b)中的至少一部分内容存储到存储装置中；所述步骤(a)和步骤(b)中，包括边参考存储在所述存储装置中的相互处理内容，边进行所述上行流数据处理和下行流数据处理的处理。
14.根据权利要求13所述的双向通信控制方法，其特征在于所述步骤(a)包括进行所述下行流数据处理块的语法解析、头解析以及数据初始化变换的基本处理，边参考所述上行流数据处理的处理内容，边进行所述基本处理。
15.根据权利要求13或者14所述的双向通信控制方法，其特征在于所述步骤(b)包括进行将多个上行流数据连接到一个数据上再将链接帧头附加到已连接成的一个数据上的链接帧头附加处理，边参考所述上行流数据处理的处理内容，边进行所述链接帧头附加处理。
16.根据权利要求13到15中的任一个权利要求所述的双向通信控制方法，其特征在于所述步骤(b)中，包括进行将一个上行流数据分割为多个部分再给分割出来的多个部分分别附加上分割帧头的处理的分割帧头附加处理，边参考所述下行流数据处理的处理内容，边进行所述分割帧头附加处理。
全文摘要
在通信系统的终端装置1中，设置了MAC部3(双向通信装置)、物理层部4、调谐器5以及背端部7。MAC部3中，包括具有取代CPU15的一部分处理的功能的下行流数据处理块11、具有取代CPU15的一部分处理的功能的上行流数据处理块12、总线数据调停处理块13、CPU总线14、CPU15以及存储装置16。下行流数据处理块11和上行流数据处理块12构成为对CPU总线14旁路，直接进行数据的接收、发送。
文档编号H04L29/02GK1817018SQ20048001920
公开日2006年8月9日 申请日期2004年7月9日 优先权日2003年7月11日
发明者福冈俊彦, 熊泽町也, 石井龙次 申请人:松下电器产业株式会社