专利名称：发送电路、数据传输控制装置及电子设备的制作方法
技术领域：
本发明涉及发送电路、数据传输控制装置及电子设备。
背景技术：
在使用了差动信号(differential-signals)的数据传输控制中，例如，作为连接个人电脑与其外围设备的接口标准，USB(Universal-Serial-Bus)标准是众所周知的。近年来，随着对数据传输速度的高速化需求的激增，满足在USB2.0中新定义的HighSpeed的产品也普及起来，它可以比规定于USB1.1中的Low Speed、Full Speed实现更高速的数据传输。为了能够实现正常的数据传输，在与USB2.0标准的High Speed对应的数据传输控制装置上做了各种研究(参照专利文献1)。
例如，在按照USB1.1标准、USB2.0标准规定的Low Speed和Full Speed中，即使在接收数据的主机控制器不完全与标准吻合的情况下，因为数据传输速率较低，大多情况下能够正常地接收数据因此，即使是没有严格遵守USB1.1标准、USB2.0标准中定义的Low Speed和Full Speed所规定的设计事项的产品，也很少在数据传输中发生问题。
然而，在USB2.0中新规定的High Speed，作为理论值，其数据传输速度达到480Mbps的非常高的速度，因此，在主机控制器的接收电路没有严格符合USB2.0标准所规定的设计事项的情况时，即使发送波形符合标准，有时也不能正常进行数据传输。像这样的，不严格遵守USB2.0标准所规定的设计事项的产品，在市场上并不少见。
例如，用于接收数据的主机控制器，像前述的那样，不严格遵守标准规定的设计事项的情况时，发送数据的设备控制器即使是严格遵守设计事项的产品并发送符合标准波形的信号，有时也不能正常传输数据。
此外，同样，用于接收数据的设备控制器，像前述的那样，不严格遵守标准规定的设计事项的情况时，发送数据的主机控制器即使是严格遵守设计事项的产品并发送符合标准波形的信号，有时也不能正常传输数据。
专利文献1特开2002-344542号公报发明内容本发明鉴于上述技术问题，其目的在于提供即使对于没有严格遵守标准规定的主机控制器或设备控制器，也可以正常进行高速数据传输的发送电路、数据传输控制装置及电子设备。
本发明是通过构成差动对的第一及第二信号线来传输差动信号(differential-signals)的发送电路，该发送电路包括电流发生器，其连接在第一电源和给定的节点之间；第一晶体管，其设置在所述节点与所述第一信号线之间；第二晶体管，其设置在所述节点与所述第二信号线之间；第一缓冲电路，其向所述第一晶体管的栅极输出第一控制信号；以及第二缓冲电路，其向所述第二晶体管的栅极输出第二控制信号；其中，在所述第一控制信号和所述第二控制信号中，一个控制信号被设置为激活时，另一个控制信号被设置为停止，所述第一缓冲电路和所述第二缓冲电路分别包括第一倒相器和输入所述第一倒相器的输出的第二倒相器，在所述第一倒相器和所述第二倒相器之间设置着电容调整电路。
根据本发明，可以调整发送电路的输出波形，因此，即使是主机控制器的接收电路或设备控制器的接收电路不能严密符合给定的标准的情况下，也可以正确进行使用差动信号的数据传输。
此外，本发明涉及的所述电容调整电路也包括用开关信号来控制导通、截止的至少一个第一开关元件，及至少一个第一电容元件，其中，所述第一开关元件的一端连接至所述第一倒相器的输出节点，所述第一开关元件的另一端连接至所述第一电容元件的一端，所述第一电容元件的另一端连接至第二电源。
基于这样的构成，电容调整电路可以调整第一倒相器的输出节点的布线电容。
此外，本发明涉及的所述第一开关元件由晶体管构成，所述第一电容元件由N型MOS晶体管构成，所述晶体管的漏极连接至所述第一倒相器的输出节点，所述晶体管的源极连接至所述N型MOS晶体管的栅极，所述N型MOS晶体管的源极和漏极连接至所述第二电源。
此外，在本发明中，在所述第一倒相器的输出节点与第二电源之间设置了多个第一开关元件和多个第一电容元件，所述多个第一开关元件的各个第一开关元件的一端连接至所述第一倒相器的输出节点，所述多个第一开关元件的各个第一开关元件的另一端连接所述多个第一电容元件的各个第一电容元件的一端。
基于这样的构成，电容调整电路可以更多阶段地调整第一倒相器的输出节点的布线电容。
此外，本发明涉及的所述电容调整电路也包括用开关信号来控制导通、截止的至少一个第二开关元件，及至少一个第二电容元件，其中，所述第二开关元件的一端连接至所述第一倒相器的输出节点，所述第二开关元件的另一端连接至所述第二电容元件的一端，所述第二电容元件的另一端连接至所述第一电源。
基于这样的构成，电容调整电路可以进行第一倒相器的输出节点的布线电容的微调整。
此外，本发明涉及的所述第二开关元件由晶体管构成，所述第二电容元件由P型MOS晶体管构成，所述晶体管的漏极连接至所述第一倒相器的输出节点，所述晶体管的源极连接至所述P型MOS晶体管的栅极，所述P型MOS晶体管的源极和漏极可以连接至所述第一电源。
此外，在本发明中，在所述第一倒相器的输出节点与所述第一电源之间设置了多个第二开关元件，及多个第二电容元件，所述多个第二开关元件的各个第二开关元件的一端连接至所述第一倒相器的输出节点，所述多个第二开关元件的各个第二开关元件的另一端连接至所述多个第二电容元件的各个第二电容元件的一端。
基于这样的构成，电容调整电路可以更多阶段地调整第一倒相器的输出节点的布线电容。
此外，本发明涉及的所述电容调整电路也包括用多个开关信号的各开关信号来控制导通、截止的多个第一及第二开关元件，多个第一电容元件，和多个第二电容元件，其中，所述多个第一及第二开关元件的每一个的一端连接至所述第一倒相器的输出节点，所述多个第一开关元件的每一个的另一端连接至所述多个第一电容元件的每一个的一端，所述多个第二开关元件的每一个的另一端连接至所述多个第二电容元件的每一个的一端。
本发明是通过构成差动对的第一及第二信号线来传输差动信号(differential-signals)的发送电路，所述发送电路包括连接至第一电源及给定的节点之间的电流发生器，设置于所述节点与所述第一信号线之间的第一晶体管，设置于所述节点与所述第二信号线之间的第二晶体管，向所述第一晶体管的栅极输出第一控制信号的第一缓冲电路，向所述第二晶体管的栅极输出第二控制信号的第二缓冲电路，以及生成输出给第一及第二缓冲电路的至少一个使能信号的使能信号生成电路，其中，在所述第一控制信号和所述第二控制信号中，一个控制信号被设置为激活时，另一个控制信号被设置为停止，所述第一及第二缓冲电路分别包括第一倒相器，和输入所述第一倒相器的输出的多个第二倒相器，所述多个第二倒相器的至少一个是具备输入所述使能信号的端子的倒相器，并基于来自所述使能信号生成电路的使能信号来控制使能和禁用，所述多个第二倒相器的各个第二倒相器的输出相互连接在一起。
此外，在本发明中，在所述多个第二倒相器之中，构成所述多个第二倒相器的各个第二倒相器的P型晶体管的电流驱动能力和N型晶体管的电流驱动能力的比，被设置为相同的比值。
基于这样的构成，能够缩小缓冲电路的输出波形的上升速度和下降速度的差，进而，可以与设置为使能的第二倒相器的数目无关的、将第一控制信号波形和第二控制信号波形的交叉位置(交叉点)的电位基本保持恒定(固定)。
此外，本发明涉及的所述多个第二倒相器是设置了使能端子的倒相器，所述使能信号生成电路通过向所述多个第二倒相器中的、任意数目的第二倒相器输出使能信号，从而选择任意数目的第二倒相器，根据被选中的第二倒相器的数目，来调整所述多个第二倒相器的合计电流驱动能力。
本发明是通过构成差动对的第一及第二信号线来传输差动信号(differential-signals )的发送电路，所述发送电路包括连接至第一电源及给定的节点之间的电流发生器；设置于所述节点与所述第一信号线之间的第一晶体管；设置于所述节点与所述第二信号线之间的第二晶体管；向所述第一晶体管的栅极输出第一控制信号的第一缓冲电路；以及向所述第二晶体管的栅极输出第二控制信号的第二缓冲电路，其中，所述第一缓冲电路包括用于调整所述第一控制信号的上升时间及下降时间的第一控制信号调整电路，所述第二缓冲电路包括用于调整所述第二控制信号的上升时间及下降时间的第二控制信号调整电路。
此外，在本发明中，所述第一缓冲电路包括第一倒相器和输入所述第一倒相器的输出的第二倒相器，所述第一控制信号调整电路调整从所述第一倒相器向第二倒相器输入的信号，并调整所述第一控制信号的上升时间及下降时间，所述第二缓冲电路包括第三倒相器和输入所述第三倒相器的输出的第四倒相器，所述第二控制信号调整电路调整从所述第三倒相器向第四倒相器输入的信号，并调整所述第二控制信号的上升时间及下降时间。
此外，在本发明中，经由构成差动对的第一及第二信号线、发送的差动信号，可以是USB(通用串行总线Universal-Serial-Bus)标准规定的信号。
本发明涉及数据传输控制装置，其包括进行给定的发送处理的电路，和以上所述发送电路中的任一个，其发送基于所述发送处理处理过的信号。
此外，本发明所涉及的数据传输控制装置可以包括电容调整用寄存器，其存储用于控制所述电容调整电路的电容调整信息。
基于这样的构成，可以使用固件(firmware)等来控制电容调整电路的设置。
此外，本发明所涉及的数据传输控制装置可以包括驱动能力调整用寄存器，其存储用于控制所述多个第二倒相器的使能/禁用的使能/禁用设置信息。
基于这样的构成，可以使用固件等来控制使能信号生成电路的设置。
本发明涉及电子设备，其包括以上所述的数据传输控制装置中的任一个，和对通过所述数据传输控制装置及总线传输的数据进行输出处理或输入(捕获)处理或存储处理的装置。
图1是第一实施例及第二实施例的发送电路的电路图。
图2表示第一实施例的缓冲电路的电路图。
图3(A)～图3(C)是表示第一实施例的缓冲电路的输入、第一和第二倒相器之间及缓冲电路的输出的各自的信号波形的波形图。
图4(A)～图4(D)是满足第一实施例的电容调整电路的设置的缓冲电路的输出波形图。
图5是重叠图4(A)～图4(D)波形的波形图。
图6是向发送电路输入图4(A)的波形所表示的信号的发送电路的输出波形图。
图7是向发送电路输入图4(B)的波形所表示的信号的发送电路的输出波形图。
图8是向发送电路输入图4(C)的波形所表示的信号的发送电路的输出波形图。
图9是向发送电路输入图4(D)的波形所表示的信号的发送电路的输出波形图。
图10是表示比较例的缓冲电路的电路图。
图11是表示第二实施例的缓冲电路的电路图。
图12(A)～图12(D)是满足第二实施例的电容调整电路的设置的缓冲电路的输出波形图。
图13是重叠图12(A)～图12(D)波形的波形图。
图14是向发送电路输入图12(A)的波形所表示的信号的发送电路的输出波形图。
图15是向发送电路输入图12(B)的波形所表示的信号的发送电路的输出波形图。
图16是向发送电路输入图12(C)的波形所表示的信号的发送电路的输出波形图。
图17是向发送电路输入图12(D)的波形所表示的信号的发送电路的输出波形图。
图18是表示第二实施例的变形例的缓冲电路的电路图。
图19是表示第三实施例的发送电路的电路图。
图20是表示第三实施例的缓冲电路的电路图。
图21是表示第三实施例的第二倒相器的电路图。
图22(A)～图22(D)是满足第三实施例的使能信号生成电路的设置的缓冲电路的输出波形图。
图23是重叠图22(A)～图22(D)波形的波形图。
图24是向发送电路输入图22(A)的波形所表示的信号的发送电路的输出波形图。
图25是向发送电路输入图22(B)的波形所表示的信号的发送电路的输出波形图。
图26是向发送电路输入图22(C)的波形所表示的信号的发送电路的输出波形图。
图27是向发送电路输入图22(D)的波形所表示的信号的发送电路的输出波形图。
图28是表示第一～第三实施例的其他方式所涉及的发送电路的框图。
图29是表示包括第一实施例或第二实施例的发送电路的数据传输控制装置的框图。
图30是表示包括第三实施例的发送电路的数据传输控制装置的框图。
图31表示包括图29的数据传输控制装置或图30的数据传输控制装置的电子设备的示意图。
具体实施例方式
以下，参照附图，说明本发明的一个实施例，此外，以下说明的实施例并不是对记载在权利要求范围内的本发明的内容不适当地限定。而且，以下所说明的全部结构并非都是本发明的必须构成要件1.发送电路图1是表示经由构成差动对的第一及第二信号线发送差动信号的发送电路200的电路图。此外，在以下的图中，相同的符号表示相同的意思。而且，在以下图中，示出了波形图的图全部都是以纵轴为电压，横轴为时间表示的。
发送电路200能够发送满足利用差动信号传输数据的接口标准(例如USB标准)的差动信号。通过发送电路200发送差动信号时，第一信号线连接至发送电路200的DP端子30，第二信号线连接至发送电路200的DM端子40。
发送电路200包括连接至第一电源VDD(例如产生电压3.3V)与节点ND10(广义上是指给定的节点)之间的恒流电源20；一端连接至节点ND10的晶体管SW1(广义上为第一晶体管)、晶体管SW2(广义上为第二晶体管)、晶体管SW3(广义上为第三晶体管)。晶体管SW1的另一端连接至DP端子30，晶体管SW2的另二端连接至DM端子40，晶体管SW3的另一端连接至VSS端子50。此外，VSS端子连接至电位较第一电源VDD低的第二电源VSS(未图示，例如产生接地电平的电压)。而且发送电路200还包括连接至晶体管SW1的栅极的缓冲电路10-1(广义上为第一缓冲电路，再广义来说为第一控制信号调整电路)，连接至晶体管SW2的栅极的缓冲电路10-2(广义上为第二缓冲电路，再广义来说为第二控制信号调整电路)，连接至晶体管SW3的栅极的缓冲电路10-3。但是，发送电路200并不限于此，也可以省略VSS端子、晶体管SW3及连接至晶体管SW3的栅极的缓冲电路10-3等。此外，在从发送电路200输出差动信号期间，晶体管SW3被设置为OFF状态(截止状态)。以下，也将缓冲电路10-1～10-3总称为缓冲电路10。
各缓冲电路10接收信号HS_DPout1、HS_DMout1、HS_OutDis1，并向各晶体管SW1～SW3的栅极输出HS_DPout2(广义为第一控制信号)、HS_DMout2(广义为第二控制信号)、HS_OutDis2。此外，在数据传输时，信号HS_DPout1和信号HS_DMout1被作为翻转的信号来输入，从而信号HS_DPout1被设置为激活时，信号HS_DMout1被设置为停止；信号HS_DPout1被设置为停止时，信号HS_DMout1被设置为激活。而且，因为信号HS_DPout1、HS_DMout1经由相同种类的缓冲电路10向各晶体管SW1、SW2的栅极输出，所以信号HS_DPout2被设置为激活时，信号HS_DMout2被设置为停止。反之亦然。
如上所述，激活/停止被互斥控制的信号HS_DPout1、HS_DMout1，经由各自对应的缓冲电路10，作为信号HS_DPout2、HS_DMout2，输出给各晶体管SW1、SW2的栅极。例如，因为HS_DPout2为激活时，HS_DMout2被设置为停止，所以晶体管SW1处于ON状态(导通状态)，晶体管SW2处于OFF状态。因此，形成DP端子30和恒流电源20电连接的状态。
另一方面， 因为HS_DPout2为停止时，HS_DMout2被设置为激活，所以晶体管SW1处于OFF状态，晶体管SW2处于ON状态。因此，形成DM端子40和恒流电源20电连接的状态。
这样一来，通过互斥控制晶体管SW1、SW2，可以控制流经DP端子30及DM端子40的电流量，进而通过终端电阻使DP端子30及DM端子40产生差动信号。
2.缓冲电路以下，对缓冲电路进行说明。
2.1第一实施例在本实施例中，在图1的发送电路200中设置了缓冲电路10，图2是表示缓冲电路10的电路图。缓冲电路10包括倒相器INV1(广义为第一倒相器)、倒相器INV2(广义为第二倒相器)及电容调整电路100。倒相器INV1的输出节点ND11与倒相器INV2的输入节点ND12连接。在倒相器INV1和倒相器INV2之间设置了电容调整电路100。此外，倒相器INV2(广义为第二倒相器)的输出Buf_Out1是缓冲电路10的输出。
电容调整电路100包括晶体管NTR3～NTR5(广义为第一开关元件)和电容元件NMOS1～NMOS3(广义为第一电容元件)。各晶体管NTR3～NTR5的一端连接在倒相器INV1的输出节点ND11与倒相器INV2的输入节点之间。各晶体管NTR3～NTR5的另一端连接在各电容元件NMOS1～NMOS3上。在本实施例中，各电容元件NMOS1～NMOS3是由N型MOS晶体管构成的，但并不限于此各电容元件NMOS1～NMOS3也可以是由诸如第一、第二多晶硅膜构成的元件。
在本实施例中，各晶体管NTR3～NTR5的另一端与各电容元件NMOS1～NMOS3的栅极相连，各电容元件NMOS1～NMOS3的源极和漏极连接至第二电源VSS。在各晶体管NTR3～NTR5的栅极上输入各开关信号SS1～SS3。
在各开关信号SS1～SS3中，一旦至少设置一个为激活，则在各晶体管NTR3～NTR5中，输入了设置为激活的开关信号的晶体管变成ON状态。基于此，在各电容元件NMOS1～NMOS3中，将与ON状态的晶体管连接的电容元件连接至节点ND11和节点ND12之间，因此，倒相器INV1的输出节点ND11(或者倒相器INV2的输入节点ND12)的布线电容值就将增加。即，通过控制各开关信号SS1～SS3，就可以多阶段地调整节点ND11(或节点ND12)的布线电容值。
此外，虽然在本实施例的电容调整电路100中设置了三个晶体管NTR3～NTR5和三个电容元件NMOS1～NMOS3，但是并不限于此，也可以设置两个或大于等于四个的晶体管及电容元件。通过设置诸如大于等于四个的晶体管(广义为第一开关元件)及电容元件(广义为第一电容元件)，也可以更多阶段地设置附加电容。
通过调节倒相器INV1的输出节点ND11(或倒相器INV2的输入节点ND12)的布线电容值，就可以任意调整倒相器INV2的输出，即任意调整缓冲电路10的输出Buf_Out1的信号波形。此外，从缓冲电路10的输出Buf_Out1输出的信号就是输入到图1的发送电路200的晶体管SW1或SW2的栅极上的信号HS_DPout2或HS_DMout2。即，能够调整用于控制晶体管SW1、SW2的信号HS_DPout2或HS_DMout2的波形，因此，可以调节从DP端子30、DM端子40输出的差动信号的信号波形。
接下来，参照图2和图3(A)～图3(C)，说明缓冲电路10的动作原理。
图3(A)是表示输入到图2的缓冲电路10的输入Buf_In1的信号波形的波形图。图3(A)的信号波形W1表示诸如图1的信号HS_DPout1的波形，图3(A)的信号波形W2表示诸如图1的信号HS_DMout1的波形。图3( B)是当图3(A)所示的波形输入到缓冲电路10的输入Buf_In1时，在倒相器INV2的输入节点ND12处的信号波形的波形图。图3(C)是当图3(A)所示的波形输入到缓冲电路10的输入Buf_In1时，从缓冲电路10的输出Buf_Out1处输出的信号波形的波形图。此外，图3(B)及图3(C)是图2的开关元件SS1～SS3全被设置为激活情况下的信号波形图。
此外，输入到缓冲电路10的输入Buf_In1的信号波形W1在途中经由倒相器INV2的节点ND12处的信号波形W4(参照图3(B))，变成缓冲电路10的输出Buf_Out1处的信号波形W5(参照图3(C))。同样，图3(A)的波形W2，经由图3(B)的波形W3，在缓冲电路10的输出中变成图3(C)的波形W6。
在输入到图2的缓冲电路10的输入Buf_In1处的信号HS_DPout1由低电平变化为高电平时，在图2的倒相器INV1中，晶体管PTR1从ON状态向OFF状态转移，晶体管NTR1从OFF状态向ON状态转移。因此，节点ND12的电位从高电平电位(例如第一电源VDD的电位)向低电平电位(例如第二电源VSS的电位)下降。例如，在用诸如图3(A)所示的信号波形W2的符号A1表示的状态期间，图2的节点ND12处的电位从电源VDD的电位向电源VSS的电位下降。
可是，在图2的节点ND11(或ND12)处，由电容调整电路100增大布线电容值。因此，在图3(A)的符号A1所示的状态期间，处于高电平的电位的节点ND12的电位如图3(B)的符号A2所示的，没有下降到低电平的电位，而是下降到诸如约1V程度。之后，经过图3(B)的符号A3所示的期间，节点ND12的电位再下降到低电平的电位。即，节点ND12的电位从高电平的电位开始下降到低电平的电位所要经过的期间是图3(B)的符号A4所示的期间。在如该符号A4所示的期间中的节点ND12的电位变化斜率在节点ND11、ND12的布线电容值小时，变得更缓和了。
通过节点ND12的电位从高电平电位下降到低电平电位，则倒相器INV2的晶体管PTR2由OFF状态转移到ON状态，晶体管NTR2由ON状态转移到OFF状态。基于此，如图3(C)的符号A5所示，缓冲电路10的输出Buf_Out1的电位由低电平电位上升到高电平电位。但是，通过电容调整电路100的动作使节点ND11(ND12)的布线电容增大了，因此节点ND12的电位变化斜率变得缓和了。因此，图2的缓冲电路10的输出Buf_Out1的电位为了从低电平电位上升到高电平电位，需要图3(C)的符号A6所示的期间。
在这里，比较如图3(A)的符号A1所示的波形W1的一部分和图3(C)的符号A5所示的波形W6的一部分，则符号A5所示的波形的一部分其电位变化斜率较缓和。也可以说，从高电平电位到低电平电位所需要的期间，与图3(A)的符号A7所示的期间相比，符号A6所示的期间更长。
同样，输入到图2的缓冲电路10的输入Buf_In1的信号HS_Dpout1由高电平电位信号变化到低电平电位信号的时候(例如，图3(A)的符号A8所示的部分)，在图2的倒相器INV1处，晶体管RPT1由OFF状态转移到ON状态，晶体管NTR1由ON状态转移到OFF状态。因此，节点ND12的电位由低电位电平向高电位电平上升。
可是，通过电容调整电路100的动作，在图3(A)的符号A9所示的状态期间(或图3(B)的符号A11所示的期间)，处于低电平电位的节点ND12的电位如图3(B)的符号A10所示的，没有上升到高电平的电位，而是上升到诸如2V程度。之后，经过图3(B)的符号A12所示的期间，节点ND12的电位再上升到高电平的电位。即，节点ND12的电位从低电平的电位开始上升到高电平的电位所需要的期间是图3(B)的符号A11和符号A12所示的期间的总和。总和的期间中的节点ND12的电位变化斜率在节点ND11(ND12)的布线电容值小时，也变得更缓和了。
因为图2的节点ND12的电位变化斜率缓和了，所以倒相器INV12的输出(即，缓冲电路10的输出Buf_Out1)的电位变化斜率变成如图3(C)的符号A13所示的波形斜率。比较图3(A)的符号A8所示的电位变化斜率和图3(C)的符号A13所示的电位变化斜率，可知符号A13所示的电位变化斜率较为缓和。
如上所述，输入到缓冲电路10的输入Buf_In1的信号波形，根据电容调整电路100的动作，作为电位变化斜率发生变化的波形，从缓冲电路10的输出Buf_Out1处输出。
下面，对图3(A)的波形W1、W2的交叉点和图3(C)的波形W5、W6的交叉点进行描述。
例如，比较波形W1、W2的交叉点CP1和波形W5、W6的交叉点CP2。根据图3(A)，CP1的电位是约1.5V。根据图3(C)，CP2的电位是约2.3V。假设在没有电容调整电路100的情况下(或者，在图2的开关信号SS1～SS3全为停止的情况下)，缓冲电路10的输出Buf_Out1的输出波形的交叉点的电位应该与CP1相同没有变化，因此，在这里，将开关信号SS1～SS3全为停止的情况下的缓冲电路10的输出波形的交叉点的电位设为1.5V。
图3(C)所示的波形W5是缓冲电路10的输出波形，因此，波形W5是输出到诸如图1的晶体管SW1栅极的波形。同样，图3(C)的波形W6是输出到图1的晶体管SW2栅极的波形。例如，晶体管SW1、SW2是由N型晶体管构成的，所以在输入到其栅极的信号是高电平信号的情况下，晶体管SW1、SW2处于ON状态。例如，在本实施例中，晶体管的阈值电压是2.5V。此时，图3(A)的波形W1、W2二者均为2.5V及小于2.5V的期间就是诸如符号A15所示的期间。而且，图3(C)的波形W5、W6二者均为2.5V及小于2.5V的期间就是诸如符号A14所示的期间。符号A14所示的期间表示图1的晶体管SW1、SW2二者均为OFF的期间。而且，图3(A)的波形W1、W2可以看成是没有电容调整电路100(或者，图2的开关信号SS1～SS3全为停止的情况)时的缓冲电路10的输出波形。即，符号A15所示的期间可以看成是没有电容调整电路100时(或者，图2的开关信号SS1～SS3全为停止的情况)的图1的晶体管SW1、SW2二者均为OFF状态的期间。
比较符号A14所示的期间与符号A15所示的期间，可知符号A15所示的期间是较长的期间。这是因为，图3(A)的交叉点CP1的电位比图3(C)的CP2的电位低的缘故。
在图1的晶体管SW1、SW2二者均为OFF的期间，根据恒流电源的动作，电荷汇集在节点ND10上。一旦该晶体管SW1、SW2二者均为OFF的期间变长，则汇集到节点ND10上的电荷量将增加。在节点ND10上汇集了电荷以后，一旦诸如晶体管SW1变成ON状态，则在DP端子30处发生急剧的电位变化。该急剧的电位变化基本与汇集在节点ND10处的电荷量成比例关系。即，在图3(A)的符号A15期间和图3(C)的符号A14期间，因为符号A15的期间较长，所以与通过电容调整电路100增大倒相器INV1、INV2之间的布线电容相比，DP端子30或DM端子40处的电位变化将更急剧。如上所述，一旦倒相器INV1、INV2之间的布线电容变化，则缓冲电路10的输出波形变化，进而图1的晶体管SW1、SW2二者均为OFF状态的期间长度也变化。按照该期间长度决定汇集于节点ND10处的电荷量，按照汇集于节点ND10的电荷量决定DP端子30或DM端子40的电位变化斜率。
即，通过使用电容调整电路100来调整倒相器INV1、INV2之间的布线电容，就可以调整发送电路200的DP端子30、DM端子40处的信号的电位变化斜率。
图4(A)～图4(D)是与电容调整电路100的晶体管NTR3～NTR5中的处于ON状态的晶体管的数目对应的缓冲电路10的输出波形图。图4(A)是晶体管NTR3～NTR5中的所有晶体管均为OFF状态时，即在倒相器INV1、INV2之间未连接作为附加电容的电容元件的状态时、缓冲电路10的输出波形图。波形W7是输出到诸如图1的晶体管SW1的栅极的波形，波形W8是输出到诸如图1的晶体管SW2的栅极的波形。交叉点CP3表示波形W7、W8相交叉的点。
图4(B)是晶体管NTR3～NTR5中的一个晶体管(例如晶体管NTR3)为ON状态时，即在倒相器INV1、INV2之间连接一个电容元件(例如电容元件NMOS1)的状态时的缓冲电路10的输出波形图。此外，在本实施例中，各电容元件NMOS1～NMOS3的电容值均为相同值，但是并不限于此。可以适当设置各电容元件NMOS1～NMOS3各自的电容，也可以将各电容设置为互异的值。
波形W9是输出到诸如图1的晶体管SW1的栅极上的波形，波形W10是输出到诸如图1的晶体管SW2的栅极上的波形。交叉点CP4表示波形W9、W10相交叉的点。根据图4(B)可知诸如波形W10的上升斜率与图4(A)的波形W8的上升斜率相比，变得有些缓和了。这是因为，通过在倒相器INV1、INV2之间连接一个电容元件，而使倒相器INV1、INV2之间的布线电容增加了的缘故。
图4(C)是晶体管NTR3～NTR5中的一个晶体管(例如晶体管NTR5)为OFF状态时，即在倒相器INV1、INV2之间连接两个电容元件(例如电容元件NMOS1、NMOS2)时的缓冲电路10的输出波形图。
波形W11是输出到诸如图1的晶体管SW1的栅极上的波形，波形W12是输出到诸如图1的晶体管SW2的栅极上的波形。交叉点CP5表示波形W11、W12相交叉的点。根据图4(C)可知诸如波形W12的上升斜率与图4(A)的波形W8或图4(B)的波形W10的上升斜率相比，变得缓和了。这是因为，通过在倒相器INV1、INV2之间连接两个电容元件，而使倒相器INV1、INV2之间的布线电容增加了的缘故。
图4(D)是晶体管NTR3～NTR5中的所有晶体管均为ON状态时，即在倒相器INV1、INV2之间连接所有电容元件时的缓冲电路10的输出波形图。
波形W13是输出到诸如图1的晶体管SW1的栅极上的波形，波形W14是输出到诸如图1的晶体管SW2的栅极上的波形。交叉点CP6表示波形W13、W14相交叉的点。根据图4(D)可知诸如波形W14的上升斜率与图4(A)的波形W8或图4(B)的波形W10或图4(C)的波形W12的上升斜率相比，变得有些缓和了。这是因为，通过在倒相器INV1、INV2之间连接所有电容元件，而使倒相器INV1、INV2之间的布线电容增加了的缘故。
例如，比较图4(A)～图4(D)的波形W8、W10、W12、W14，可知随着电容调整电路100的附加电容的增加，各波形W8、W10、W12、W14的上升斜率逐步更加缓和了。
图5是重叠图4(A)～图4(D)的各波形W7～W14的图。根据图5可知，作为倒相器INV1、INV2之间的布线电容最大情况下的波形W13、W14的交叉点CP6，具有在各交叉点CP3～CP6中的最高的电位；作为倒相器INV1、INV2之间的布线电容最小情况下的波形W7、W8的交叉点CP3，具有在各交叉点CP3～CP6中的最低的电位。即，如果增大倒相器INV1、INV2之间的布线电容，交叉点的电位就升高，如果减少布线电容，交叉点的电位就降低。此外，一旦如前所述交叉点的电位升高，则图1的晶体管SW1、SW2均为OFF状态的期间就会变短，进而从DP端子30或DM端子40输出的信号的上升就将变缓和。反之，交叉点的电位降低，则图1的晶体管SW1、SW2均为OFF状态的期间就会变长，进而从DP端子30或DM端子40输出的信号的上升就将变急剧。
图6～图9是从图1的发送电路200的DP端子30及DM端子40输出信号的波形图。
图6是在图4(A)所示的波形W7、W8分别输入到图1的各晶体管SW1、SW2情况下的、从DP端子30、DM端子40输出的波形图。同样地，图7是在图4(B)所示的波形W9、W10分别输入到图1的各晶体管SW1、SW2情况下的、从DP端子30、DM端子40输出的波形图；图8是在图4(C)所示的波形W11、W12分别输入到图1的各晶体管SW1、SW2情况下的、从DP端子30、DM端子40输出的波形图；图9是在图4(D)所示的波形W13、W14分别输入到图1的各晶体管SW1、SW2情况下的、从DP端子30、DM端子40输出的波形图。
符号AR表示信号波形的禁用区域，该禁用区域是由USB标准所规定的。在发送电路200满足USB标准的情况时，发送电路200被设计成从其DP端子30、DM端子40输出的信号振幅不能与禁用区域重叠。例如图6，在这里，将禁用区域AR和信号波形所示的图称为眼图(eye pattern)。图6～图9的符号B1～B8分别表示波形的一部分。
例如，通过比较图6～图9的符号B1～B4所示的部分，可知各波形从上升开始到最大振幅的时间是各不相同的。图6的符号B1所示波形在符号B1～B4中，从上升开始到最大振幅为止的期间是最短的。即，符合B1所示的部分的上升斜率是符号B1～B4中最急剧的。另一方面，符号B4所示波形在符号B1～B4中，从上升开始到最大振幅为止的期间是最长的。即，符合B4所示的部分的上升斜率是符号B1～B4中最缓和的。
图4(A)是电容调整电路100的附加电容最小情况时的缓冲电路10的输出波形，图4(B)～图4(D)是以图4(B)、图4(C)、图4(D)的顺序逐步增加电容调整电路100的附加电容时的缓冲电路10的输出波形。即，从图6～图9的符号B1～B4可知，随着电容调整电路100的附加电容的增减，眼图发生变化。
具体来说，随着电容调整电路100的附加电容的增加，发送电路200的输出波形(或者眼图)的上升斜率变得缓和。反之，随着电容调整电路100的附加电容的减少，发送电路200的输出波形的上升斜率变得急剧。
与此相同，比较图6～图9的符号B5～B8的部分，可知从波形下降开始到最大振幅(此时，最小值)为止的期间中，符合B5是最短的，而符号B8是最长的。
从以上可知，本实施例的发送电路200通过调整电容调整电路100的附加电容，可以多阶段地变化发送电路200的输出波形的上升斜率和下降斜率。
作为比较例，图10表示从图1的缓冲电路10中删除了电容调整电路100的缓冲电路15的示意图。作为比较例，在发送电路中使用图10的缓冲电路15的情况下，因为没有电容调整电路100，所以比较例的发送电路的输出波形是固定的状态。主机控制器的接收电路或设备控制器的接收电路的精度、品质等，由于设计步骤的方式或制造工序等导致产品的可变性(特性不一)等，有时并不能严密符合USB标准。对于这样的产品，在设置了图10的缓冲电路15的比较例的发送电路中，有时不能正常进行数据传输。
与此相对，本实施例的发送电路200因为可以调整眼图(例如输出波形的上升斜率·下降斜率)，所以即使是主机控制器的接收电路或设备控制器的接收电路不严密符合USB标准的情况时，也可以正常进行数据传输。
2.2第二实施例作为第二实施例，图1的发送电路200也可以设置代替缓冲电路10-1～10-3的缓冲电路12-1～12-3。此外，也可以总称缓冲电路12-1～12-3为缓冲电路12。图11是表示缓冲电路12的电路图。第一实施例的缓冲电路10和第二实施例的缓冲电路12的差异点在于，缓冲电路12包括代替电容调整电路100的电容调整电路120。其他构成与第一实施例的缓冲电路10相同。
电容调整电路120包括构成图2的电容调整电路100的各晶体管NTR3～NTR5及各电容元件NMOS1～NMOS3，各晶体管PTR3～PTR5(广义为第二开关元件)，和各电容元件PMOS1～PMOS3(广义为第二电容元件)。各晶体管NTR3～NTR5及各电容元件NMOS1～NMOS3的连接结构与第一实施例相同。各晶体管PTR3～PTR5的一端连接至倒相器INV1的输出节点ND11与倒相器INV2的输入节点ND12之间。各晶体管PTR3～PTR5的另一端连接各电容元件PMOS1～PMOS3。在本实施例中，各电容元件NMOS1～NMOS3是由P型MOS晶体管构成的，但并不限于此。各电容元件PMOS1～PMOS3也可以是由诸如第一、第二的多晶硅膜构成的电容元件。
在本实施例中，各晶体管PTR3～PTR5的另一端与各电容元件PMOS1～PMOS3的栅极连接，各电容元件PMOS1～PMOS3的源极和漏极连接在第一电源VDD上。在各晶体管PTR3～PTR5的栅极处，输入开关信号XSS1～XSS3，该开关信号XSS1～XSS3是各开关信号SS1～SS3的翻转信号。
一旦各开关信号SS1～SS3中至少一个设置为激活，则在晶体管NTR3～NTR5中，输入被设置为激活状态的开关信号的那个晶体管变为ON状态。另一方面，在各晶体管PTR3～PTR5的栅极上输入各开关信号XSS1～XSS3，它们是各开关信号SS1～SS3的翻转信号。例如，开关信号SS1设置为激活时，晶体管NTR3变成ON状态。此时，作为开关信号SS1的翻转信号的开关信号XSS1输入给晶体管PTR3的栅极，则晶体管PTR3变成ON状态。基于此，电容元件NMOS1及PMOS1连接至节点ND11、ND12之间，因此增加了倒相器INV1的输出节点ND11(或倒相器INV2的输入节点ND12)的布线电容值。即，通过控制各开关信号SS1～SS3，可以多阶段地调节节点ND11(或节点ND12)的布线电容值。
通过调节倒相器INV1的输出节点ND11(或倒相器INV2的输入节点ND12)的布线电容值，可以任意调整倒相器INV2的输出，即缓冲电路12的输出Buf_Out2的信号波形。此外，在本实施例中，从缓冲电路12的输出Buf_Out2输出的信号就是输入给图1的发送电路200的晶体管SW1或SW2的栅极上的HS_DPout2或HS_DMout2。即，可以调整用于控制晶体管SW1、SW2的信号HS_DPout2或HS_DMout2的波形，因此，可以调整从DP端子30、DM端子40输出的差动信号的信号波形。
此外，在本实施例的电容调整电路120中设置有，三个晶体管NTR3～NTR5、三个电容元件NMOS1～NMOS3、三个晶体管PTR3～PTR5、和三个电容元件PMOS1～PMOS3，但并不限于此，也可以设置两个或四个及大于四个的第一电容元件、第一开关元件、第二电容元件及第二开关元件。通过设置诸如四个及大于四个的晶体管(广义为第一及第二开关元件)及电容元件(广义为第一及第二电容元件)，也可以更多阶段地设置附加电容。
而且，在本实施例中，将各开关信号XSS1～XSS3作为各开关信号SS1～SS3的翻转信号，但并不限于此，也可以将各开关信号XSS1～XSS3与各开关信号SS1～SS3分别进行独立控制。此时，也能进行更多阶段的附加电容设置。
图12(A)～图12(D)是与在电容调整电路120的晶体管NTR3～NTR5及晶体管PTR3～PTR5中的、处于ON状态的晶体管数目相适应的缓冲电路10的输出波形图。图12(A)是在晶体管NTR3～NTR5及晶体管PTR3～PTR5中的、所有晶体管均处于OFF状态情况时，即在倒相器INV1、INV2之间未连接作为附加电容的电容元件的状态下的缓冲电路12的输出波形图。波形W15是输出到诸如图1的晶体管SW1的栅极的波形，波形W16是输出到诸如图1的晶体管SW2的栅极的波形。交叉点CP7表示波形W15、W16相交叉的点。
图12(B)是在晶体管NTR3～NTR5及晶体管PTR3～PTR5中的、一组晶体管(例如晶体管NTR3及晶体管PTR3)处于ON状态时，即在倒相器INV1、INV2之间连接一组电容元件(例如电容元件NMOS1及PMOS1)的状态下的缓冲电路12的输出波形图。此外，在本实施例中，电容元件NMOS1～NMOS3的电容值相同，电容元件PMOS1～PMOS3的电容值也相同，但是并不限于此。也可以适当设置各电容元件NMOS1～NMOS3及PMOS1～PMOS3的各自的电容值，也可以设置各电容值为互异的值。
波形W17是输出到诸如图1的晶体管SW1的栅极上的波形，W18是输出到诸如图1的晶体管SW2的栅极上的波形。交叉点CP8表示波形W17、W18相交叉的点。
图12(C)是在晶体管NTR3～NTR5及晶体管PTR3～PTR5中的、一组晶体管(例如晶体管NTR5及晶体管PTR5)处于OFF状态情况时，即在倒相器INV1、INV2之间连接两组电容元件(例如电容元件NMOS1及PMOS1和电容元件NMOS2及PMOS2)的状态下的缓冲电路12的输出波形图。
波形W19是输出到诸如图1的晶体管SW1的栅极上的波形，W20是输出到诸如图1的晶体管SW2的栅极上的波形。交叉点CP9表示波形W19、W20相交叉的点。
图12(D)是在晶体管NTR3～NTR5及晶体管PTR3～PTR5中的、所有晶体管均处于ON状态情况时，即在倒相器INV1、INV2之间连接所有电容元件的状态下的缓冲电路12的输出波形图。
波形W21是输出到诸如图1的晶体管SW1的栅极上的波形，W22是输出到诸如图1的晶体管SW2的栅极上的波形。交叉点CP10表示波形W21、W22相交叉的点。
例如，通过比较图12(A)～图12(D)的波形W16、W18、W20、W22，可知随着电容调整电路120的附加电容的增加，各波形W16、W18、W20、W22上升斜率将逐渐变缓和。
图13是重叠图12(A)～图12(D)的各波形W15～W22的图。根据图13可知，作为倒相器INV1、INV2之间的布线电容最大情况下的波形W21、W22的交叉点CP10，具有在各交叉点CP7～CP10中的最高的电位，作为倒相器INV1、INV2之间的布线电容最小情况下的波形W15、W16的交叉点CP7，具有在各交叉点CP7～CP10中的最低的电位。即，如果增大倒相器INV1、INV2之间的布线电容，交叉点的电位就升高，如果减少布线电容，交叉点的电位就降低。此外，随着上述的交叉点的电位的变化，从图1的DP端子30及DM端子40输出的信号波形也变化。
在这里，通过比较第一实施例的图5和本实施例的图13可知，图13的交叉点CP7～CP10的电位变化量与图5的交叉点CP3～CP6的电位变化量相比更加小。在第一实施例中，一旦变更附加电容的设置，则发送电路的输出波形将产生更大的变化。可是，在本实施例中，即使变更附加电容的设置，因为交叉点的电位变化是微小的，所以发送电路的输出波形的变化就很小。即，需要在小范围内微调发送电路的输出波形的情况时，本实施例是适用的。
在本实施例中，交叉点电位变化是微量的，其原因在于，诸如电容元件PMOS1～PMOS3(广义为第二电容元件)的动作。如果只是电容元件NMOS1～NMOS3(广义为第一电容元件)，则随着附加电容值交叉点大隔上升，然而，通过设置电容元件PMOS1～PMOS3，交叉点的上升可以变缓和。
此外，为了描述发送电路的输出波形的变化，在图14～图17中，表示从本实施例的发送电路(将图1的发送电路200的缓冲电路10变更为缓冲电路12的发送电路)的DP端子30及DM端子40输出的信号波形。
图14是表示在图12(A)所示的波形W15、W16分别输入到图1的各晶体管SW1、SW2的栅极时，从DP端子、DM端子40输出的波形图。同样，图15是图12(B)所示的波形W17、W18分别输入到图1的各晶体管SW1、SW2的栅极时，从DP端子、DM端子40输出的波形图；图16是图12(C)所示的波形W19、W20分别输入到图1的各晶体管SW1、SW2的栅极时，从DP端子、DM端子40输出的波形图；图17是图12(D)所示的波形W21、W22分别输入到图1的各晶体管SW1、SW2的栅极时，从DP端子、DM端子40输出的波形图。
即使在本实施例中，要使发送电路200满足USB标准的情况时，发送电路200也必须设计成从DP端子30、DM端子40输出的信号振幅不与禁用区域AR重叠。图14～图17的各符合C1～C4分别表示图14～图17的各波形电压值达到振幅最大的电压值的时刻。
通过比较图14～图17的C1～C4的时刻，可知达到图14～图17的波形最大值的时刻是各异的。从图14所示的两个波形的交叉位置(交叉点)到C1的期间，在从图14～图17的交叉点开始直到达到最大振幅的各期间中是最短的。即，图14所示的波形上升斜率及下降斜率，在图14～图17中是最急剧的。另一方面，从图17所示的两个波形的交叉位置(交叉点)到C4的期间，在从图14～图17的交叉点开始直到达到最大振幅的各期间中是最长的。即，图17所示的波形上升斜率及下降斜率，在图14～图17中是最缓和的。
图12(A)是电容调整电路120的附加电容为最小时的缓冲电路12的输出波形，图12(B)～图12(D)是按照图12(B)、图12(C)、图12(D)的顺序逐渐增加电容调整电路120的附加电容时的缓冲电路12的输出波形。即，从图14～图17可知，随着电容调整电路120的附加电容的增减，眼图也随之变化。
基于以上的事实，本实施例的发送电路200可以通过调整电容调整电路120的附加电容，来多阶段地变化发送电路200的输出波形的上升斜率和下降斜率。本实施例的效果与第一实施例的效果相同，本实施例的发送电路200可以调整眼图(例如输出波形的上升斜率和下降斜率)，因此，即使是主机控制器的接收电路或设备控制器的接收电路不严格遵守USB标准的情况时，也可以正常进行数据传输。
作为本实施例的变形例，图18是在缓冲电路12中额外设置了电容元件的缓冲电路14的示意图。缓冲电路14包括晶体管PTR6和电容元件PMOS4及NMOS4。晶体管PTR6的一端连接至节点ND11、ND12之间，晶体管PTR6的另一端连接电容元件PMOS4。具体来说，晶体管PTR6的另一端连接电容元件PMOS4的栅极，电容元件PMOS4的源极和漏极连接第一电源VDD。晶体管PTR6的栅极上连接第二电源VSS。而且，电容元件NMOS4连接在节点ND11、ND12之间。具体来说，电容元件NMOS4的栅极连接在节点ND11、ND12之间，电容元件NMOS4的源极和漏极连接至第二电源VSS。
此外，电容元件PMOS4由P型MOS晶体管构成，电容元件NMOS4由N型MOS晶体管构成，但并不限于此。电容元件PMOS4及NMOS4也可以由其他的电容元件构成，也可以由诸如第一、第二多晶硅膜构成。
在本实施例的变形例中，将作为缓冲电路12的替代电路的、在节点ND11、ND12之间设置了电容元件NMOS4及PMOS4的缓冲电路14应用在发送电路上。基于此，变形例的发送电路的输出波形的眼图变成几何学上为上下对称的眼图。眼图的波形形状为诸如上下对称时，可以认为信号特性是稳定状态，因此，使用产品的用户有时重视眼图的波形形状。即，通过使用变形例的缓冲电路14，可以提供满足用户需求的发送电路。
在本实施例和第一实施例中，电容调整电路100(120)设置于倒相器INV1、INV2之间。作为比较例，也可以考虑不将电容调整电路100(120)设置于倒相器INV1、INV2之间，而是设置于倒相器INV2的后级。可是，在该比较例这样的构成的情况下，变成在发送电路200的晶体管SW1、SW2的栅极处附加了电容。此时，从DP端子30、DM端子40输出的波形变混乱，则变得难以进行高速数据传输。此外，因为发送电路200的各晶体管SW1、SW2使用诸如USB2.0标准规定的17.78mA的大电流来进行开关，所以，进行开关动作时的影响变大，进而有可能从DP端子30、DM端子40处输出的波形特性与设计时的特性有很大差异。从这些理由出发，在本实施例和第一实施例中，将电容调整电路100(120)设置于倒相器INV1、INV2之间。
2.3第三实施例图19是包括本实施例的缓冲电路16-1～16-3和使能信号生成电路60的发送电路210的图。各缓冲电路16-1～16-3(以下也可统称为缓冲电路16)与使能信号生成电路60连接。关于其他的构成，与图1的发送电路200相同。
图20是表示缓冲电路16的图，缓冲电路16包括倒相器INV1(广义为第一倒相器)和第二倒相器INV3～INV6(广义为多个第二倒相器)。倒相器INV1的输出节点ND11与倒相器INV3的输入ND12连接。而且，各倒相器INV4～INV6的输入公共连接至倒相器INV3的输入节点ND12，各倒相器INV4～INV6的输出公共连接至倒相器INV3的输出节点NID13。在各倒相器INV4～INV6处输入来自图19的使能信号生成电路60的使能信号SS4～SS6。而且，各倒相器INV4～INV6处输入翻转信号XSS4～XSS6，翻转信号XSS4～XSS6是来自图19的使能信号生成电路60的使能信号SS4～SS6的翻转信号。此外，在本实施例中，倒相器INV3为了时常被设置于激活状态，在倒相器INV2的使能信号及其翻转信号的输入端子处，连接第一电源VDD及第二电源VSS，但并不限于此。在倒相器INV3处，也可采用输入来自使能信号生成电路60的使能信号。
各倒相器INV3～INV6根据来自使能信号生成电路60的使能信号设置激活或停止。各倒相器INV3～INV6一旦被设置为激活则作为倒相器来起作用，一旦被设置为停止，则被设置为停止的倒相器的输出阻抗变成高阻抗状态。在这里，各倒相器INV3～INV6并联，因此，一旦被设置为激活的倒相器的数量的增加，则流经节点ND12、ND13之间的电流量也增加。即，因为可以调整流经节点ND12、ND13之间的电流量，所以可以调整缓冲电路16的输出Buf_Out3的信号波形的上升和下降斜率。
此外，在本实施例中，设置了四个倒相器INV3～INV6，但并不限于此，也可以设置两个或五个及大于五个的倒相器。缓冲电路16的第二倒相器的个数可以适当设置。例如，出于更多阶段地调整缓冲电路16的Buf_Out3的信号波形的情况考虑，也可以增加缓冲电路16的第二倒相器的数目。
图21是表示各倒相器INV3～INV6的构成的电路图。在本实施例中，各倒相器INV3～INV6由时钟脉冲门倒相器CI构成，但并不限于此。第二倒相器也可以是使用使能信号控制使能/禁用的倒相器。
在输入In1处，输入来自使能信号生成电路60的使能信号SS4～SS6或第二电源VSS的输出电压的任一个。在输入In2处，输入的是输入给输入In1的信号的翻转信号。输入In1连接至晶体管PTR12的栅极，输入In2连接至晶体管NTR12的栅极。即，一旦在输入In1处输入低电平信号并在输入In2处输入高电平信号，则时钟脉冲门倒相器CI可作为倒相器来起作用。
在本实施例中，在各倒相器INV3～INV6处，晶体管PTR11及PTR12的电流驱动能力和晶体管NTR11及NTR12的电流驱动能力的比被设置为相同比。具体来说，在本实施例中，晶体管PTR11及PTR12的栅极宽度W/栅极长度L和晶体管NTR11及NTR12的栅极宽度W/栅极长度L的比设置为诸如3比1。该比例只是例举的一个例子，也可设置为其他值。但是，在倒相器INV3～INV6中，为了能多样设置处于激活的倒相器的合计电流驱动能力，在倒相器INV3～INV6中，晶体管PTR11及PTR12的栅极宽度W被设置为与其他的倒相器的PTR11及PTR12不同。例如，在倒相器INV4中，晶体管PTR11及PTR12的栅极宽度W/栅极长度L和晶体管NTR11及NTR12的栅极宽度W/栅极长度L的比被设置为3比1，但是在倒相器INV3中，该比被设置为9比3。即，倒相器INV3的晶体管PTR11及PTR12的栅极宽度W/栅极长度L是倒相器INV4的晶体管PTR11及PTR12的3倍，但是，倒相器INV3内的晶体管PTR11及PTR12的栅极宽度W/栅极长度L和晶体管NTR11及NTR12的栅极宽度W/栅极长度L的比是与其他倒相器相同的。这样设置的理由在后面描述。
此外，作为变形例，多个第二倒相器也可使用完全相同的时钟脉冲门倒相器CI构成。
图22(A)～图22(D)是对应于倒相器INV3～INV6中的、设置为激活的倒相器的总数目的缓冲电路16的输出波形图。图22(A)是在倒相器INV3～INV6中，只有INV3为激活时的缓冲电路16的输出波形图。波形W23是输出到诸如图19的晶体管SW1的栅极上的波形，波形W24是输出到诸如图19的晶体管SW2的栅极上的波形。交叉点CP7表示波形W23和W24相交叉的点。在图22(A)所示的情况下，因为设置为激活的第二倒相器只有倒相器INV3，所以第二倒相器的合计电流驱动能力小，进而诸如波形W24的上升斜率非常缓和。
此外，各波形W23、W25、W27及W29是输出到诸如图19的晶体管SW1的栅极上的波形，各波形W22、W26、W28及W30是输出到诸如图19的晶体管SW2的栅极上的波形。各交叉点CP11～CP14表示各波形W23～W30相交叉的点。
图22(B)是在倒相器INV3～INV6中，倒相器INV3及INV4处于激活状态时的缓冲电路16的输出波形图。此外，在本实施例的倒相器INV4中，晶体管PTR11及PTR12的栅极宽度W/栅极长度L和晶体管NTR11及NTR12的栅极宽度W/栅极长度L的比被设置为3比1，但也可以将栅极宽度W/栅极长度L设置为6比2、9比3等图22(C)是在倒相器INV3～INV6中，倒相器INV3、INV4及倒相器INV5处于激活状态时的缓冲电路16的输出波形图。此外，本实施例的倒相器INV5是与倒相器INV4相同的倒相器，倒相器INV5的晶体管PTR11及PTR12的栅极宽度W/栅极长度L和晶体管NTR11及NTR12的栅极宽度W/栅极长度L的比也可以设置为6比2、9比3等。
图22(D)是在倒相器INV3～INV6中所有的倒相器均处于激活状态时的缓冲电路16的输出波形图。此外，在本实施例的倒相器INV6中，晶体管PTR11及PTR12的栅极宽度W/栅极长度L和晶体管NTR11及NTR12的栅极宽度W/栅极长度L的比设置为9比3。也可将栅极宽度W/栅极长度L设置为6比2、3比1等。在图22(D)所示的情况下，设置为激活状态的第二倒相器因为是四个倒相器INV3～INV6，所以，第二倒相器的合计的电流驱动能力大，进而诸如波形W30的上升斜率就较W24、W26及W28更急剧。通过比较图22(A)～图22(D)的波形W23～W30，可知随着第二倒相器的合计电流驱动能力的增加，各波形W23～W30的上升斜率或下降斜率更加急剧起来。
缓冲电路16的输出波形的上升斜率和下降斜率很急剧时，发送电路210的晶体管SW1、SW2的开关动作变得急剧，进而晶体管SW1或SW2从OFF状态转移到ON状态的期间变短。因此，在DP端子30或DM端子40处产生的信号的上升斜率变得急剧。反之，缓冲电路16的输出波形的上升斜率和下降斜率很缓和时，发送电路210的各晶体管SW1、SW2的开关动作变得缓和，进而在DP端子30或DM端子40处产生的信号的上升斜率变得缓和。
图23是重叠图22(A)～图22(D)的各波形W23～W30而表示的波形图。从图23可知，各交叉点CP11～CP14的电位集中于约1.6V附近，各交叉点CP11～CP14的电位基本恒定。一旦交叉点的电位变大，则在从发送电路210的晶体管SW1、SW2均处于OFF状态的时刻开始到转移到晶体管SW1、SW2中的任一个处于ON状态为止的瞬间，在DP端子30或DM端子40处产生的信号变得难以控制。为了提高发送电路210的稳定性、可靠性，本实施例的缓冲电路16将各交叉点CP11～CP14的电位设置为基本恒定的状态。
前面描述了在各倒相器INV3～INV6中晶体管PTR11及PTR12的电流驱动能力和晶体管NTR11及NTR12的电流驱动能力的比被设置为相同的比例的结构。使用该结构的理由在于保持各交叉点CP11～CP14的稳定。
还有，在交叉点CP11和交叉点CP14处，信号延迟时间是约0.15ns，与其他实施例的图5和图13相比约为一半。在图5和图13中，信号延迟时间最大约为0.25～0.3ns。这是因为在本实施例中未在缓冲电路16的节点ND11、ND12之间设置用于增加布线电容的电容元件的缘故。在本实施例中，即使调整缓冲电路16的输出波形，也可抑制延迟时间的增加，所以本实施例的缓冲电路16能够输出更加可靠的信号波形。
为了表示发送电路的输出波形的变化，在图24～图27中示出了从本实施例的发送电路210的DP端子30及DM端子40处输出的信号的波形。
图24是表示在图22(A)所示的波形W23、W24分别输入到图19的晶体管SW1、SW2的栅极上的情况时，从DP端子30及DM端子40处输出的信号波形图。同样，图25是表示图22(B)所示的波形W25、W26分别输入到图19的各晶体管SW1、SW2的栅极上时，从DP端子30及DM端子40处输出的信号波形图，图26是表示图22(C)所示的波形W27、W28分别输入到图19的各晶体管SW1、SW2的栅极上时，从DP端子30及DM端子40处输出的信号波形图，图27是表示图22(D)所示的波形W29、W30分别输入到图19的各晶体管SW1、SW2的栅极上时，从DP端子30及DM端子40处输出的信号波形图。
即使在本实施例中，在让发送电路210满足USB标准的情况下，发送电路210也要设计成从DP端子30及DM端子40输出的信号的振幅不能与禁止区域AR重叠。图24～图27的各符号D1～D4表示图24～图27的各波形的电压值达到最大振幅的电压值的时刻。
通过比较图24～图27的D1～D4的时刻可知，达到图24～图27的波形最大值的时刻是各异的。图24所示的、从两个波形交叉位置(交叉点)到D1的期间是在从图24～图27的交叉点到达到最大振幅的各期间中最长的。即，图24所示的波形的上升斜率及下降斜率，在图24～图27中是最缓和的。另一方面，图27所示的、从两个波形交叉位置(交叉点)到D1的期间是在从图24～图27的交叉点到达到最大振幅的各期间中最短的。即，图27所示的波形上升斜率及下降斜率，在图24～图27中是最急剧的。
图22(A)是在设置为激活状态的第二倒相器的个数为一个时的缓冲电路16的输出波形，图22(B)～图22(D)是以图22(B)、图22(C)、图22(D)的顺序、逐渐增加设置为激活状态的第二倒相器个数时的缓冲电路16的输出波形。即，从图24～图27的D1～D4可知，随着设置为激活状态的第二倒相器的数目的增减，眼图随之变化。
从以上描述可知，本实施发送的发送电路210，通过调整多个第二倒相器中的、设置为激活状态的倒相器的个数，可以多阶段地变化发送电路210的输出波形的上升斜率和下降斜率。本实施例的效果与第一实施例的效果相同，本实施例的发送电路210因为可以调整眼图(例如，输出波形的上升斜率和下降斜率)，所以即使在主机控制器的接收电路或设备控制器的接收电路不严格遵守USB标准的情况时，也可以正确进行数据传输。
进一步，因为交叉点CP11～CP14基本保持恒定，所以对缓冲电路16实现非常稳定地控制成为可能。而且，即使不设置用于在缓冲电路16内附加电容的电容元件，也可以调整发送电路210的输出波形，因此，可以抑制延迟时间的增大。
而且，发送电路不限于第一实施例、第二实施例及第三实施例，诸如图28所示，发送电路也可以是包含缓冲电路18-1～18-3的结构。图28的发送电路220包括缓冲电路18-1(广义为第一缓冲电路)、缓冲电路18-2(广义为第二缓冲电路)、缓冲电路18-3。缓冲电路18-1包括第一控制信号调整电路130，缓冲电路18-2包括第二控制信号调整电路140。第一、第二控制信号调整电路130、140调整信号HS_DPout1、HS_DMout1的上升斜率和下降斜率，进而作为信号HS_DPout2、HS_DMout2来输出。
3.数据传输控制装置及电子设备图29是表示包括第一实施例或第二实施例的发送电路200和控制电路300(广义上是指进行预设的发送处理的电路)的、数据传输控制装置1000的框图。
控制电路300包括电容调整用寄存器301，该电容调整用的寄存器301存储用于设置发送电路200的电容调整电路100(或120)的附加电容的电容调整信息。控制电路300基于该电容调整用寄存器301，设置电容调整电路100(或120)的附加电容。通过设置电容调整用寄存器301，可实现使用固件等来控制电容调整电路100(120)。此外，电容调整用寄存器301也可以设置于控制电路300的外部，例如，设置于发送电路200中也可以。而且，数据传输控制装置1000的构成也可以是省略电容调整用寄存器301的构成。
图30表示包括第三实施例的发送电路210和控制电路310(广义为进行预设处理的电路)的数据传输控制装置1100的框图。
控制电路310包括驱动能力调整用寄存器311，该驱动能力调整用寄存器311存储用于设置发送电路210的第二倒相器INV3～INV6(广义上是指多个第二倒相器)的使能或禁用的使能或禁用设置信息。控制电路310基于该驱动能力调整用寄存器311来控制发送电路210的使能信号生成电路60。基于此，使能信号生成电路60基于存储在驱动能力调整寄存器311中的使能/禁用设置信息，设置各第二倒相器INV3～INV6的使能/禁用。通过设置驱动能力调整用寄存器311，可实现使用固件等来控制使能信号生成电路60。此外，驱动能力调整用寄存器311也可以设置在控制电路300的外部，例如可以设置在发送电路210上，也可以设置在发送电路210的使能信号生成电路60上。而且，数据传输控制装置1100的构成也可以是省略驱动能力调整用寄存器311的构成。
通过使用数据传输控制装置1000或1100，即使是在主机控制器的接收电路或设备控制器的接收电路不严格遵守USB标准的情况下，也可以正确进行数据传输。
图31是表示包括图29的数据传输控制装置1000或图30的数据传输控制装置1100的电子设备2000的示意图。电子设备2000包括处理部(CPU等)400、ROM 500、RAM 600、接口电路700及存储装置800，但并不限于此。例如，也可以省略接口电路700和存储装置800。而且，图30所示的电子设备2000也可以是在除了数据传输控制装置1000(1100)以外的其他的构成要素(处理部400、ROM 500、RAM 600、接口电路700及存储装置800)中，至少不包含其中任一个的构成。而且，电子设备2000的数据传输控制装置1000、1100，也可以包含代替发送电路200、210的发送电路220。
此外，本发明并不限于上述的说明，也可以有各种的变形。例如，在说明书或附图中记载的、作为广义或本义的术语(第一、第二倒相器、第一、第二开关元件、第一、第二电容元件等)而引用的术语，也可以在说明书或附图的其他描述中置换成广义或本义的术语(倒相器INV1、INV2、晶体管NTR3～NTR5、晶体管PTR3～PTR5、电容元件NMOS1～NMOS3、电容元件PMOS1～PMOS3等)。
附图标记说明10-1～10-3缓冲电路12-1～12-3缓冲电路14缓冲电路16-1～16-3缓冲电路18-1～18-3缓冲电路20恒流电源30DP端子 40DM端子50VSS端子 60使能信号生成电路100电容调整电路 120电容调整电路130第一控制信号调整电路140第二控制信号调整电路200发送电路 210发送电路220发送电路 300控制电路301电容调整用寄存器 310控制电路311驱动能力调整用寄存器1000数据传输控制装置1100数据传输控制装置 2000电子设备HS_DPout2第一控制信号
HS_DMout2第二控制信号INV1第一倒相器INV2第二倒相器INV3～INV6第二倒相器 ND10给定的节点ND11第一倒相器的输出节点NMOS1～3第一电容元件NTR3～NTR5第一开关元件PMOS1～PMOS3第二电容元件PTR3～PTR5第一开关元件SW1～SW3晶体管VDD第一电源 VSS第二电源
权利要求
1.一种发送电路，通过构成差动对的第一信号线和第二信号线发送差动信号，其特征在于包括电流发生器，其连接在第一电源和给定的节点之间；第一晶体管，其设置在所述节点与所述第一信号线之间；第二晶体管，其设置在所述节点与所述第二信号线之间；第一缓冲电路，其向所述第一晶体管的栅极输出第一控制信号；以及第二缓冲电路，其向所述第二晶体管的栅极输出第二控制信号；其中，在所述第一控制信号和所述第二控制信号中，一个控制信号被设置为激活时，另一个控制信号被设置为停止，所述第一缓冲电路和所述第二缓冲电路分别包括第一倒相器和输入所述第一倒相器的输出的第二倒相器，在所述第一倒相器和所述第二倒相器之间设置着电容调整电路。
2.根据权利要求1所述的发送电路，其特征在于所述电容调整电路包括至少一个第一开关元件，通过开关信号对其进行导通、截止的控制；以及至少一个第一电容元件，其中，所述第一开关元件的一端连接至所述第一倒相器的输出节点，所述第一开关元件的另一端连接至所述第一电容元件的一端，所述第一电容元件的另一端连接至第二电源。
3.根据权利要求2所述的发送电路，其特征在于所述第一开关元件包括晶体管，所述第一电容元件至N型MOS晶体管，所述晶体管的漏极连接至所述第一倒相器的输出节点，所述晶体管的源极连接至所述N型MOS晶体管的栅极，所述N型MOS晶体管的源极和漏极连接至所述第二电源。
4.根据权利要求2或3所述的发送电路，其特征在于在所述第一倒相器的输出节点和所述第二电源之间设置多个第一开关元件和多个第一电容元件，所述多个第一开关元件的各个第一开关元件的一端连接至所述第一倒相器的输出节点，所述多个第一开关元件的各个第一开关元件的另一端连接所述多个第一电容元件的各个第一电容元件的一端。
5.根据权利要求1至4中任一项所述的发送电路，其特征在于所述电容调整电路包括至少一个第二开关元件，通过开关信号对其进行控制；以及至少一个第二电容元件，其中，所述第二开关元件的一端连接至所述第一倒相器的输出节点，所述第二开关元件的另一端连接所述第二电容元件的一端，所述第二电容元件的另一端连接至所述第一电源。
6.根据权利要求5所述的发送电路，其特征在于所述第二开关元件包括晶体管，所述第二电容元件包括P型MOS晶体管，所述晶体管的漏极连接至所述第一倒相器的输出节点，所述晶体管的源极连接至P型MOS晶体管的栅极，所述P型MOS晶体管的源极和漏极连接至所述第一电源。
7.根据权利要求5或6所述的发送电路，其特征在于在所述第一倒相器的输出节点和所述第一电源之间设置多个第二开关元件和多个第二电容元件，所述多个第二开关元件的各个第二开关元件的一端连接至所述第一倒相器的输出节点，所述多个第二开关元件的各个第二开关元件的另一端连接所述多个第二电容元件的各个第二电容元件的一端。
8.根据权利要求1所述的发送电路，其特征在于所述电容调整电路包括多个第一开关元件和多个第二开关元件，这些开关元件通过开关信号进行导通、截止的控制；多个第一电容元件；以及多个第二电容元件，其中，所述多个第一开关元件和所述多个第二开关元件的各个开关元件的一端均连接至所述第一倒相器的输出节点，所述多个第一开关元件的各个第一开关元件的另一端均连接至所述多个第一电容元件的各个第一电容元件的一端，所述多个第二开关元件的各个第二开关元件的另一端连接至所述多个第二电容元件的各个第二电容元件的一端。
9.根据权利要求1至8中任一项所述的发送电路，其特征在于通过构成差动对的第一信号线和第二信号线发送的差动信号是由USB标准规定的信号。
10.一种发送电路，通过构成差动对的第一信号线和第二信号线发送差动信号，其特征在于包括电流发生器，其连接在第一电源和给定的节点之间；第一晶体管，其设置在所述节点与所述第一信号线之间；第二晶体管，其设置在所述节点与所述第二信号线之间；第一缓冲电路，其向所述第一晶体管的栅极输出第一控制信号；第二缓冲电路，其向所述第二晶体管的栅极输出第二控制信号；以及使能信号生成电路，其生成输出给所述第一缓冲电路和所述第二缓冲电路的至少一个的使能信号，其中，在所述第一控制信号和所述第二控制信号中，一个控制信号被设置为激活时，另一个控制信号被设置为停止，所述第一缓冲电路和所述第二缓冲电路分别包括第一倒相器和输入所述第一倒相器的输出的多个第二倒相器，所述多个第二倒相器中的至少一个是设置有输入所述使能信号的端子的倒相器，基于来自所述使能信号生成电路的使能信号进行使能、禁用的控制，所述多个第二倒相器的各个第二倒相器的输出相互连接在一起。
11.根据权利要求10所述的发送电路，其特征在于在所述多个第二倒相器之中，构成所述多个第二倒相器的各个第二倒相器的P型晶体管的电流驱动能力和N型晶体管的电流驱动能力的比，被设置为相同的比值。
12.根据权利要求10或11所述的发送电路，其特征在于所述多个第二倒相器是设置有使能端子的倒相器，所述使能信号生成电路通过向所述多个第二倒相器中的、任意数目的第二倒相器输出使能信号，从而选择任意数目的第二倒相器，根据所选择的第二倒相器的数目，调整所述多个第二倒相器的总电流驱动能力。
13.根据权利要求10至12中任一项所述的发送电路，其特征在于通过构成差动对的第一信号线和第二信号线发送的差动信号是由USB标准规定的信号。
14.一种发送电路，通过构成差动对的第一信号线和第二信号线发送差动信号，其特征在于包括电流发生器，其连接在第一电源和给定的节点之间；第一晶体管，其设置于所述节点与所述第一信号线之间；第二晶体管，其设置于所述节点与所述第二信号线之间；第一缓冲电路，其向所述第一晶体管的栅极输出第一控制信号以及第二缓冲电路，其向所述第二晶体管的栅极输出第二控制信号，其中，所述第一缓冲电路包括用于调整所述第一控制信号的上升时间及下降时间的第一控制信号调整电路，所述第二缓冲电路包括用于调整所述第二控制信号的上升时间及下降时间的第二控制信号调整电路。
15.根据权利要求14所述的发送电路，其特征在于所述第一缓冲电路包括第一倒相器和输入所述第一倒相器的输出的第二倒相器，所述第一控制信号调整电路，用于调整从所述第一倒相器向所述第二倒相器输入的信号，并调整所述第一控制信号的上升时间及下降时间，所述第二缓冲电路包括第三倒相器和输入所述第三倒相器的输出的第四倒相器，所述第二控制信号调整电路，用于调整从所述第三倒相器向所述第四倒相器输入的信号，并调整所述第二控制信号的上升时间及下降时间。
16.根据权利要求14所述的发送电路，其特征在于通过构成差动对的第一信号线和第二信号线发送的差动信号是由USB标准规定的信号。
17.一种数据传输控制装置，其特征在于包括进行预定的发送处理的电路；以及根据权利要求1至9中任一项所述的发送电路，其发送基于所述发送处理的信号。
18.根据权利要求17所述的数据传输控制装置，其特征在于还包括电容调整用寄存器，所述电容调整用寄存器存储用于控制所述电容调整电路的电容调整信息。
19.一种数据传输控制装置，其特征在于包括进行给定的发送处理的电路；以及根据权利要求10至13中任一项所述的发送电路，其发送基于所述发送处理的信号。
20.根据权利要求19所述的数据传输控制装置，其特征在于包括驱动能力调整用寄存器，所述驱动能力调整用寄存器存储用于控制所述多个第二倒相器的使能和禁用状态的使能和禁用设置信息。
21.一种数据传输控制装置，其特征在于包括进行给定的发送处理的电路；以及根据权利要求14所述的发送电路，其发送基于所述发送处理的信号。
22.一种电子设备，其特征在于包括根据权利要求17至21中任一项所述的数据传输控制装置；以及对通过所述数据传输控制装置及总线传输的数据进行输出处理、输入处理、或存储处理的装置。
全文摘要
本发明公开了对没有严格遵守标准规定的设计事项的接收侧的主机控制器或设备控制器也能进行高速数据传输的发送电路、数据传输控制装置及电子设备。发送电路包括连接至第一电源VDD与节点ND10之间的电流发生器(20)；设置于节点ND10与DP端子(30)之间的第一晶体管SW1；设置于节点ND10与DM端子(40)之间的第二晶体管SW2；向第一晶体管SW1的栅极输出第一控制信号HS_DPout2的第一缓冲电路(10－1)；以及向第二晶体管SW2的栅极输出第二控制信号HS_DMout2的第二缓冲电路(10－2)，其中，在数据传输时，各控制信号中的一个被设置为激活时，另一个则被设置为停止；各缓冲电路包括第一倒相器INV1和输入第一倒相器INV1的输出的第二倒相器INV2，并在各倒相器之间设置电容调整电路(100)。
文档编号H04L25/02GK1702639SQ20051007082
公开日2005年11月30日 申请日期2005年5月19日 优先权日2004年5月24日
发明者小松史和 申请人:精工爱普生株式会社