专利名称：成像器中的双面板像素读出的制作方法
技术领域：
本发明总的来说涉及成像装置，并且更尤其涉及成像装置中的双面板像素读出。
背景技术：
CMOS成像电路包括像素单元的焦平面阵列，这些单元中的每一个包含光敏元件，例如，覆盖在基板上用于累积该基板的下面部分中的光生电荷的光电门(photogate)、光电导体或者光电二极管。每个像素单元具有至少包括在该基板中形成的输出场效应晶体管和在该基板上形成的与输出晶体管的栅极相连接的电荷存储区域的读出电路。该电荷存储区域可以被构成为浮动扩散区。每个像素可以包括至少一个电子装置，比如用于将电荷从光敏元件转移到存储区域的晶体管和一种用于在电荷转移之前将该存储区域复位为预定电荷水平的装置，该装置一般也是晶体管。
在CMOS成像器中，像素单元的有源元件执行下列必要的功能(1)光电转换；(2)图像电荷累积；(3)在将电荷转移到存储区域之前将该存储区域复位为已知的状态；(4)伴随电荷放大的电荷到该存储区域的转移；(5)选择用于读出的像素；和(6)表示像素电荷的信号的输出和放大。光电荷可以在它从初始电荷累积区域移动到该存储区域时被放大。在存储区域的电荷典型地被源极跟随输出晶体管转换为像素输出电压。
上述类型的CMOS成像器通常可以通过，例如，被赋予MicronTechnology，Inc.的美国专利no.6,140,630、美国专利no.6,376,868、美国专利no.6,310,366、美国专利no.6,326,652、美国专利no.6,204,524和美国专利no.6,333,205中的论述得知，因此并入其全部内容作为参考。
图1说明了传统CMOS成像器10的一部分。所说明的成像器10包括通过像素输出线32与列取样和保持电路42相连接的像素20的阵列。该成像器10还包括行解码器和驱动器40、列解码器44、读出可编程增益放大器(PGA)50、模数转换器(ADC)55、图像处理器60和控制电路70。
在控制电路70的控制下，由行解码器和驱动器40选择性地激活与像素20的行相连接的行线路RL。激活行中的每个像素20在相应像素输出线32上顺序地输出复位Vrst和像素信号Vsig，输出不一定按该顺序。列取样和保持电路42将该复位Vrst和像素信号Vsig取样、保持并随后输出到由列解码器44选出的放大器50。由该放大器50产生差分信号(Vrst-Vsig)。由模数转换器55将该差分信号数字化。模数转换器55将数字化的像素信号提供给图像处理器60，其形成了数字图像输出。
因而，一行中的每个像素20被读出并输入到列取样和保持电路42中，然后串行地(或者顺序地)从取样和保持电路42中读出每列以进一步处理。图2中说明了示例性像素读出和串行列读出的时序图。如从图2中可见的，行处理时间tr等于tp+tcr，其中tp是从像素20中读出复位Vrst和像素信号Vsig的时间，且tcr是列读出时间(即，以串行方式读出每列的总时间)。成像器的帧速率(读出整个阵列所需时间的倒数)取决于行处理时间tr。改善成像器的帧速率是所希望的。如果tp为6微秒，且tcr为4 2.67微秒(例如，2048列@48Mhz)，则行处理时间tr为48.67微秒。
因此，期望降低行处理时间以便可以改善成像器的帧速率。
发明内容
本发明提供一种降低了行处理时间并且改善了帧速率的成像器。
本发明的多个示例性实施例提供了一种具有可以由单独的行解码器控制的两个像素面板(即，该成像器的像素行分为两个面板)的成像器。该双面板结构允许像素读出和列读出操作的流水线操作，以改善该成像器的帧速率。该双面板结构可以使用标准像素配置、共享列和/或共享行和列配置。
通过在下面参考附图提供的示例性实施例的详细描述，本发明的前述的和其它的优点和特征将变得更加明显，其中
图1是CMOS成像器的图；图2是图1成像器的操作的时序图；图3是另一种CMOS成像器的图；图4是图3成像器的操作的时序图；图5是根据本发明的示例性实施例构成的CMOS成像器的图；图6是图5成像器的操作的示例性时序图；图7是根据本发明的另一种示例性实施例构成的CMOS成像器的图；图8仍然是根据本发明的另一种示例性实施例构成的CMOS成像器的图；图9示出了合并了至少一个根据本发明的实施例构成的成像装置的处理器系统。
具体实施例方式
参考附图，其中类似的参考数字指示类似的元件，图3示出了具有共享像素结构的成像器110。即，在同一行中的两个邻近像素120a、120b共享读出电路，以致它们的复位信号和像素信号可以输出到同一列的像素输出线132。这么做是为了改善像素120a、120b的填充因数，但是如下面参考图4所述的，这并没有改善行处理时间。
所示的成像器110包括通过多路复用器134与像素输出线132相连接的列取样和保持电路142。需要多路复用器134保证来自每个像素120a、120b的信号被该列取样和保持电路142内的适当的电路取样并保持。该成像器110还包括行解码器和驱动器140、列解码器144、读出可编程增益放大器(PGA)150、模数转换器(ADC)155、图像处理器160和控制电路170。
在控制电路170的控制下，由行解码器和驱动器140选择性地并且顺序地激活与像素120a、120b的行相连接的行线路RL。激活行中的每对像素120a、120b在相应像素输出线132上输出其复位信号Vrst和像素信号Vsig(在适当的单独的复位和像素读出阶段)。多路复用器134保证列取样和保持电路42以正确的顺序输入来自像素120a、120b的复位信号Vrst和像素信号Vsig。
列取样和保持电路142将该复位信号Vrst和像素信号Vsig取样、保持并随后输出到由列解码器144选择的放大器150。由该放大器150产生差分信号(Vrst-Vsig)。由模数转换器155将该差分信号数字化。模数转换器155将数字化的像素信号提供给图像处理器160，其形成了数字图像输出。
因而，一行中的每对像素120a、120b被读出并输入到列取样和保持电路142中，然后串行地(或者顺序地)从取样和保持电路142中读出每列以进一步处理。图4中示出了成像器110的像素读出和串行列读出的示例性时序图。如从图4中可见的，行处理时间tr等于ta+tb+tcr，其中ta是从第一像素120a中读出复位信号Vrst和像素信号Vsig的时间，tb是从第二像素120b中读出复位信号Vrst和像素信号Vsig的时间，以及tcr是列读出时间(即，以串行方式读出每列的总时间)。如果ta为6微秒，tb为6微秒，以及tcr为42.67微秒(例如，2048列@48Mhz)，则行处理时间tr为54.67微秒。
因此，即使改善了填充因数，但是也增加了成像器110(图3)的行处理时间，这降低了成像器110的帧速率。这是由第一和第二像素120a、120b的串行读出、接着进行串行列读出操作造成的。希望改进成像器110，使得它保持其改善的填充因数，也具有改善的行处理时间和帧速率。
为了使成像器110的帧速率对增加的像素读出时间不敏感，提出使像素读出和列读出顺序流水线化，而不是使它们连续发生。现有的流水线体系结构每列需要额外的取样和保持电路。这种增加的列复杂性需要额外的芯片面积，这是不希望有的。
这些体系结构也包含列并行增益电路，其在放大器输出处具有存储电容器。在操作中，在放大了信号之后，执行接下来的模数转换步骤。在转换期间，在增益电路前面的取样和保持电路可以用于读出像素的下一行。因而，用模数转换流水线化像素读出是可以的。不幸的是，利用串行列读出和模数转换，在当前取样的行没有完全读出之前不能处理要读出的像素的下一行。因而，现有的流水线体系结构不是所希望的。
图5示出了一种根据本发明的示例性实施例构成的CMOS成像器210。所示的成像器210使用一种独特的配置和流水线来改善行处理时间和帧速率，而不增加列电路复杂性和使用面积。所示的成像器210使用一种由第一面板212a和第二面板212b构成的双面板像素阵列212，并且使专用的行解码器和驱动器240a、240b分开以便以允许像素读出和列读出流水线化的方式操作面板(下面参考图6更详细描述的)。
所示的成像器210具有共享的像素结构。即，在同一行中的两个邻近像素220a、220b共享读出电路，以致它们的复位信号和像素信号可以输出到同一列的像素输出线232。这么做是为了改善像素220a、220b的填充因数。该成像器210还包括通过多路复用器234与像素输出线232相连接的列取样和保持电路242。多路复用器234保证来自每个像素220a、220b的Vrst、Vsig信号被该列取样和保持电路242内的适当的电路取样并保持。该成像器210还包括列解码器244、读出可编程增益放大器(PGA)250、模数转换器(ADC)255、图像处理器260和控制电路270。
列解码器244生成列地址以寻址与第一面板212a和第二面板212b相关联的列。列取样和保持电路242还具有对第一和第二面板212a、212b的单独控制。
在控制电路270的控制下，由第一行解码器和驱动器240a选择性地激活与第一面板212a中的像素220a、220b的行相连接的行线路RLa。激活行中的每对像素220a、220b在相应像素输出线232上输出其复位信号Vrst和像素信号Vsig(在适当的单独的复位和像素读出阶段)。多路复用器234保证列取样和保持电路242输入来自第一像素220a的复位信号Vrst，其后是来自该对的第一像素220a的像素信号Vsig。然后，多路复用器234保证列取样和保持电路242输入来自第二像素220b的复位信号Vrst，其后是来自该对的第二像素220b的像素信号Vsig。
类似地，在控制电路270的控制下，由第二行解码器和驱动器240b选择性地激活与第二面板212b中的像素220a、220b的行相连接的行线路RLb。激活行中的每对像素220a、220b在相应像素输出线232上输出其复位信号和像素信号Vrst、Vsig(在适当的单独的复位和像素读出阶段)。多路复用器234保证列取样和保持电路242最初输入来自第一像素220a的复位信号Vrst，其后是来自该对的第一像素220a的像素信号Vsig。然后，多路复用器234保证列取样和保持电路242输入来自第二像素220b的复位信号Vrst，其后是来自该对的第二像素220b的像素信号Vsig。
列取样和保持电路242将来自第一面板212a和第二面板212b的复位信号Vrst和像素信号Vsig取样、保持并输出到放大器250(下面参考图6描述的)。由该放大器250产生差分信号(Vrst-Vsig)。由模数转换器255将该差分信号数字化。模数转换器255将数字化的像素信号提供给图像处理器260，其形成了数字图像输出。
参考图6，解释了进行本发明的像素读出和列读出操作的流水线方式的实例。当读出当前像素行ROW(N)时，首先读出第二面板的像素。其间，执行从前一行ROW(N-1)列读出所存储的来自第一面板的信号。一旦读出了第二面板的像素信号，就读出当前行ROW(N)的第一面板的像素。同时，执行从当前行ROW(N)列读出所存储的来自第二面板的信号。然后，当执行下一行ROW(N+1)的第二面板的像素的像素读出时，执行对于ROW(N)的所存储的来自第一面板的信号的列读出。从而，如从图6中可见的，行处理时间tr已经降低为列读出时间tcr，这与其它成像器行处理时间相比是巨大的改善。如果tcr是42.67微秒(例如，2048列@48Mhz)，则行处理时间tr为42.67微秒。该降低的行处理时间tr为本发明的成像器210产生改善的帧速率。
图7是根据本发明的另一种示例性实施例构成的CMOS成像器310的图。所示的成像器310利用独特的双面板阵列312配置和流水线来改善行处理时间和帧速率，而不增加列电路复杂性和使用面积。所示的成像器310使用由第一面板312a和第二面板312b构成的双面板阵列312，并且使专用的行解码器和驱动器340a、340b分开以便以允许像素读出和列读出流水线化的方式操作面板。在所示的实施例中，成像器310包括使用图1所示的传统非共享像素配置的面板312a、312b。应该注意到，由于成像器310使用双面板阵列312，相应的行解码器和驱动器340a、340b和流水线，成像器310将具有如图6中所示的改善的行处理时间和帧速率。
所示的成像器310还包括通过像素输出线332与像素320的每一列相连接的列取样和保持电路342。由于像素的每一列具有它自己的输出电路和像素输出线332，所以不需要多路复用器。成像器310还包括列解码器344、读出可编程增益放大器(PGA)350、模数转换器(ADC)355、图像处理器360和控制电路370。
列解码器344生成列地址以寻址与第一面板312a相关联的列和与第二面板312b相关联的列。列取样和保持电路342还具有对第一和第二面板312a、312b的单独控制。
在控制电路370的控制下，由第一行解码器和驱动器340a选择性地激活与第一面板312a中的像素320的行相连接的行线路RLa。激活行中的每个像素320在相应像素输出线332上输出其复位信号Vrst和像素信号Vsig(在适当的单独的复位和像素读出阶段)。
在控制电路370的控制下，由第二行解码器和驱动器340b选择性地激活与第二面板312b中的像素320的行相连接的行线路RLb。激活行中的每个像素320在相应像素输出线332上输出其复位信号Vrst和像素信号Vsig(在适当的单独的复位和像素读出阶段)。
如上面参考图6所述的，列取样和保持电路342将来自第一面板312a和第二面板312b的复位信号Vrst和像素信号Vsig取样、保持并输出到放大器350。由该放大器350产生差分信号(Vrst-Vsig)。由模数转换器355将该差分信号数字化。模数转换器355将数字化的像素信号提供给图像处理器360，其形成了数字图像输出。
图8仍然是根据本发明的另一种示例性实施例构成的CMOS成像器410的图。所示的成像器410利用独特的配置和流水线来改善行处理时间和帧速率，而不增加列电路复杂性和使用面积。所示的成像器410使用由第一面板412a和第二面板412b构成的双面板阵列412，并且使专用的行解码器和驱动器440a、440b分开以便以允许像素读出和列读出流水线化的方式操作面板。
所示的成像器410具有组合的共享的行/列像素读出体系结构，比如，也被赋予Micron Technology，Inc.的申请号no.10/721，190和no.10/721,191中公开的体系结构之一，因此并入其公开的全部内容作为参考。即，在同一行中的两个邻近像素420a、420b和相邻行中的两个邻近像素420c、420d共享读出电路，由此它们的复位信号和像素信号可以输出到同一列的像素输出线432。这么做是为了改善像素420a、420b、420c、420d的填充因数。该成像器410还包括通过多路复用器434与像素输出线432相连接的列取样和保持电路442。需要多路复用器434来保证来自每个像素420a、420b、420c、420d的信号被该列取样和保持电路442内的适当的电路取样并保持。成像器410还包括列解码器444、读出可编程增益放大器(PGA)450、模数转换器(ADC)455、图像处理器460和控制电路470。
列解码器444生成列地址以寻址与第一面板412a相关联的列和与第二面板412b相关联的列。类似于本发明的其它实施例，列取样和保持电路442还具有对第一和第二面板412a、412b的单独控制。
在控制电路470的控制下，由第一行解码器和驱动器440a选择性地激活与第一面板412a中的像素420a、420b的行相连接的行线路RLa。激活行中的每对像素420a、420b在相应像素输出线432上输出其复位信号Vrst和像素信号Vsig(在适当的单独的复位和像素读出阶段)。由第一行解码器和驱动器440a选择性地激活与第一面板412a中的像素420c、420d的相邻行相连接的行线路RLa。激活的相邻行中的每对像素420c、420d也在相应像素输出线432上输出其复位信号Vrst和像素信号Vsig(在适当的单独的复位和像素读出阶段)。
类似地，在控制电路470的控制下，由第二行解码器和驱动器440b选择性地激活与第二面板412b中的像素420a、420b的行相连接的行线路RLb。激活行中的每对像素420a、420b在相应像素输出线432上输出其复位信号Vrst和像素信号Vsig(在适当的单独的复位和像素读出阶段)。由第二行解码器和驱动器440b选择性地激活与第二面板412b中的像素420c、420d的相邻行相连接的行线路RLb。激活的相邻行中的每对像素420c、420d也在相应像素输出线432上输出其复位信号Vrst和像素信号Vsig(在适当的单独的复位和像素读出阶段)。
列取样和保持电路442以上面参考图6所述的流水线方式，将来自第一面板412a和第二面板412b的复位信号Vrst和像素信号Vsig取样、保持并输出到放大器450。由该放大器450产生差分信号(Vrst-Vsig)。由模数转换器455将该差分信号数字化。模数转换器455将数字化的像素信号提供给图像处理器460，其形成了数字图像输出。
应该注意到，本发明的双面板阵列中的像素的精心布置防止了面板之间的边界造成图像噪声(artifact)(由于像素之间的不连续性)。一种希望的技术是在上金属屏蔽(上金属屏蔽通常用于像素中的功率传送)下面布线金属控制线。然后，这些控制线之间的间隙影响多少光撞击到面板上。
本发明具有额外的降低行解码器/驱动器电路上的负载的好处。降低的负载导致更快的像素读出时间。可以使对单独的行解码器和驱动器的定时与在不期望或者不需要流水线像素读出的情况下相同。
应该意识到，本发明可以利用多种面板配置，并且不限于双面板结构。即，本发明中使用的面板可以包括被认为适合本申请的2、3、4或者更多个面板。所需的一切是每个面板由它自己的行解码器驱动，而且列S/H电路和控制电路被配置为按照上述那样操作面板。
图9示出了系统900，一种典型的被修改为包括根据本发明的实施例(即，上述的成像器210、310、410)构成的成像装置908的处理器系统。基于处理器的系统900是具有可以包括图像传感器装置的数字电路的系统的示例。在不限制的情况下，这样的系统可以包括计算机系统、照相机系统、扫描仪、机器视觉、车辆导航、视频电话、监视系统、自动聚焦系统、星体跟踪器系统、运动检测系统、图像稳定系统，和数据压缩系统。
系统900，例如照相机系统，通常包括通过总线904与输入/输出(I/0)装置906通信的中央处理单元(CPU)902，比如微处理器。成像装置908也通过该总线904与该CPU 902通信。基于处理器的系统900还包括随机存取存储器(RAM)910，并且可以包括也通过该总线904与该CPU 902通信的可移动存储器915，比如快闪存储器。成像装置908可以与诸如CPU的处理器、数字信号处理器，或者微处理器合并，并且在单个集成电路上或者在不同于该处理器的芯片上具有或者没有存储器存储。
应该意识到，本发明的其它实施例包括制造图5、7和8中所示的成像装置210、310、410的方法。例如，在一种示例性实施例中，集成成像装置的方法包括在至少两个面板中制造像素的阵列，以及制造与该面板耦接的读出电路，该读出电路能够实现面板的流水线读出。
上面描述的过程和装置说明了能够使用和制造的多种优选方法和典型装置。上面的描述和
了实现本发明的目的、特征和优势的实施例。然而，这不意味着本发明被严格限制于上述的和所说明的实施例。在下面的权利要求的精神和范围内的本发明的任何修改，尽管目前不可预见，将被认为是本发明的一部分。
权利要求
1.一种成像装置，包括包括第一和第二面板的像素的阵列，每个面板被编组成多个行和列；与所述第一面板的行相连接的第一行解码器；与所述第二面板的行相连接的第二行解码器，所述第一和第二行解码器被配置为分别并且单独地激活所述第一和第二面板内的行；与该第一和第二面板的列相连接的取样和保持电路；和与所述取样和保持电路相连接的列解码器，所述列解码器被控制以寻址所述取样和保持电路，使得从第一和第二面板的像素读出和存储的信号的列读出被流水线化。
2.如权利要求1的装置，其中每一行的所述像素被编组成对，并且每对共享读出电路和相应的输出线。
3.如权利要求2的装置，还包括在输出线与所述取样和保持电路之间连接的多个多路复用器。
4.如权利要求1的装置，其中每一行中的所述像素被编组成对，第一行中的每个像素对与相邻行中的像素对相关联，并且与该相关联的对共享读出电路和相应的输出线。
5.如权利要求4的装置，还包括在输出线与所述取样和保持电路之间连接的多个多路复用器。
6.如权利要求1的装置，其中所述列解码器为所述取样和保持电路提供第一地址，所述第一地址对应于所述第一面板内的列。
7.如权利要求6的装置，其中所述列解码器为所述取样和保持电路提供第二地址，所述第二地址对应于所述第二面板内的列。
8.如权利要求1的装置，其中所述存储的信号包括来自所述第一和第二面板的复位和像素信号。
9.如权利要求1的装置，其中所述像素是CMOS成像像素。
10.一种成像装置，包括第一和第二像素面板，每个面板被编组成多个行和列；用于激活所述第一面板的行的第一装置；用于激活所述第二面板的行的第二装置，所述第一和第二激活装置分别并且单独地激活所述第一和第二面板内的行；用于取样并保持来自所述第一和第二面板的信号的取样和保持装置；和用于控制所述取样和保持装置以便将像素读出和列读出操作流水线化的装置。
11.如权利要求10的装置，其中每一行的所述像素被编组成对，并且每对共享读出电路和相应的输出线。
12.如权利要求11的装置，还包括在输出线与所述取样和保持装置之间连接的多个多路复用器。
13.如权利要求10的装置，其中每一行中的所述像素被编组成对，第一行中的每个像素对与相邻行中的像素对相关联，并且与该相关联的对共享读出电路和相应的输出线。
14.如权利要求13的装置，还包括在输出线与所述取样和保持装置之间连接的多个多路复用器。
15.如权利要求10的装置，其中所述控制装置包括为所述取样和保持电路装置提供第一地址的列解码器，所述第一地址对应于所述第一面板内的列。
16.如权利要求15的装置，其中所述列解码器为所述取样和保持装置提供第二地址，所述第二地址对应于所述第二面板内的列。
17.一种成像装置，包括至少两个像素面板，每个面板被编组成多个行和列；和用于提供从所述面板的像素行读出的流水线读出电路。
18.一种处理器系统，包括处理器；和与所述处理器耦接的成像装置，所述成像装置包括包括第一和第二面板的像素阵列，每个面板被编组成多个行和列，与所述第一面板的行相连接的第一行解码器，与所述第二面板的行相连接的第二行解码器，所述第一和第二行解码器被配置为分别并且单独地激活所述第一和第二面板内的行，与第一和第二面板的列相连接的取样和保持电路，和与所述取样和保持电路相连接的列解码器，所述列解码器被控制以寻址所述取样和保持电路，使得从第一和第二面板的像素读出和存储的信号的列读出被流水线化。
19.如权利要求18的系统，其中每一行的所述像素被编组成对，并且每对共享读出电路和相应的输出线。
20.如权利要求19的系统，还包括在输出线与所述取样和保持电路之间连接的多个多路复用器。
21.如权利要求18的系统，其中每一行中的所述像素被编组成对，第一行中的每个像素对与相邻行中的像素对相关联，并且与该相关联的对共享读出电路和相应的输出线。
22.如权利要求21的系统，还包括在输出线与所述取样和保持电路之间连接的多个多路复用器。
23.如权利要求18的系统，其中所述列解码器为所述取样和保持电路提供第一地址，所述第一地址对应于所述第一面板内的列。
24.如权利要求23的系统，其中所述列解码器为所述取样和保持电路提供第二地址，所述第二地址对应于所述第二面板内的列。
25.如权利要求18的系统，其中所述存储的信号包括来自所述第一和第二面板的复位和像素信号。
26.如权利要求18的系统，其中所述像素包括CMOS成像像素。
27.一种处理器系统，包括处理器；和与所述处理器耦接的成像装置，所述成像装置包括第一和第二像素面板，每个面板被编组成多个行和列，用于激活所述第一面板的行的第一装置，用于激活所述第二面板的行的第二装置，所述第一和第二激活装置分别并且单独地激活所述第一和第二面板内的行，用于取样并保持来自所述第一和第二面板的信号的取样和保持装置，和用于控制所述取样和保持装置以便将像素读出和列读出操作流水线化的装置。
28.一种处理器系统，包括处理器；和与所述处理器耦接的成像装置，所述成像装置包括至少两个像素面板，每个面板被编组成多个行和列；和用于提供从所述面板的像素行读出的流水线读出电路。
29.一种操作成像装置的方法，所述方法包括下列动作从第一像素面板内的第一像素读出信号；从第二像素面板内的第二像素读出信号；并且输出所存储的来自面板中的每一列的信号，其中所述读取和输出步骤被流水线化。
30.如权利要求29的方法，其中所述从第一像素读出信号的步骤包括从第一像素读出复位信号；并且从第一像素读出像素信号。
31.如权利要求30的方法，其中所述从第二像素读出信号的步骤包括从第二像素读出复位信号；并且从第二像素读出像素信号。
32.如权利要求29的方法，其中第一面板的第一像素被编组成对，并且所述从第一像素读出信号的步骤包括从第一像素的每对的第一像素读出复位信号；从第一像素的每对的第二像素读出复位信号；从第一像素的每对的该第一像素读出像素信号；以及从第一像素的每对的第二像素读出复位信号。
33.如权利要求29的方法，其中第二面板的第二像素被编组成对，并且所述从第二像素读出信号的步骤包括从第二像素的每对的第一像素读出复位信号；从第二像素的每对的第二像素读出复位信号；从第二像素的每对的该第一像素读出像素信号；以及从第二像素的每对的第二像素读出复位信号。
34.一种操作成像装置的方法，所述方法包括下列动作从与第一像素面板相关联的第一像素的当前行读出信号；输出所存储的来自与第二像素面板相关联的第二像素的前一行的信号，从第二像素的当前行读出信号；输出所存储的来自第一像素的当前行的信号；从第一像素的下一行读出信号；并且输出所存储的来自第二像素的当前行的信号。
35.一种集成成像装置的方法，所述方法包括在至少两个面板中制造像素阵列；并且制造与该面板耦接的读出电路，该读出电路能够实现面板的流水线读出。
全文摘要
一种具有可以由单独的行解码器控制的两个像素面板(即，该成像器的像素行分为两个面板)的成像器。该双面板结构允许像素读出和列读出操作的流水线操作，以改善该成像器的帧速率。该双面板结构可以使用标准像素配置、共享列和/或共享行和列配置。
文档编号H04N5/376GK101019413SQ200580030513
公开日2007年8月15日 申请日期2005年7月11日 优先权日2004年7月12日
发明者R·帕尼卡茨 申请人:微米技术有限公司