专利名称：基于fpga的宽带数字下变频器的制作方法
技术领域：
本发明涉及一种数字接收机，更具体地涉及一种基于现场可编程门阵列(Field Programmable Gate Array, FPGA)的宽带数字下变频器。
背景技术：
目前，软件无线电技术成为国内外军用、民用通信技术领域中研究的热点。其基本思路为通过将模数转换器(Analog to Digital Convertor, ADC)从基带移到中频甚 至射频，把接收到的信号尽早数字化。作为数字化进程中的一个关键部件，数字下变频器 (Digital DownConvertor，DDC)在高速ADC和相对低速的数字信号处理(Digital Signal Processing,DSP)系统之间建立起一座桥梁，缓解它们速度不匹配的矛盾。DDC将接收到的 数字化雷达中频信号正交解调成为两路正交的I、Q基带信号。数字下变频算法分为两类第一类是针对于正交采样的数字下变频算法；第二类 是针对非正交采样的数字下变频算法。模拟中频信号经过正交采样后，数字I、Q信号可以从中频数据流中分离出来。但 是，分离出来的两路信号在采样时间上相差半个采样周期，因此还需要进一步处理，得到时 间一致的两路正交I、Q信号。针对这个问题，国内外学者进行了大量的研究，提出了一系列 方法，比较典型的有三种=Hilbert变换法、插值滤波法(数字乘积检波法)和低通滤波法。Hilbert变换器实际上是90°移相器，通过对实信号进行Hilbert变换，可以获得 该信号的正交分量。Hilbert变换法利用这个事实，对功分为两路中的一路数字中频信号进 行Hilbert变换，然后与经过延时的另一路组合在一起，形成完备的I、Q信号，对它们进行 抽取和移频即可得到I、Q信号(如图1所示)。插值滤波器法先从时域对数字中频数据流进行奇偶抽取，得到相差半个采样周期 的I、Q信号(假设I比Q超前)。为了保证两路的一致性，同时对它们进行延时内插，只不 过d路延时内插3/4样本，Q路延时内插1/4样本。最终保证在3/4样本处，两路信号同时 出现，实现I、Q信号的分离(如图2所示)。低通滤波法首先将中频数字信号分别与NCO产生的两路正交本振相乘，得到两路 信号。然后分别经过FIR低通滤波器和抽取单元，输出降低速率的两路基带信号I和Q (如 图3所示)。相对其他两种方法而言，低通滤波法的计算量最大，但是它适用于模拟信号的正 交和非正交采样，因此应用反而最广泛。如果信号是非正交采样，那么数字下变频算法只能用低通滤波法。目前通信领域 提供的一些成熟的数字下变频器都是采用这种方法。不过由于在实现的过程中没有采用多 相结构，因此能够实时解调的频率都比较低(小于150MHz)。因此，研究高效算法降低低通 滤波法的运算量成为此算法能否得到广泛应用的关键。众所周知，对于先滤波后抽取处理 的最有效方法是多相结构来实现。通过查新表明，几乎全部的高效数字下变频算法都是对 数字输入信号进行D倍的抽取，然后每一个分支，进行复混频，然后低通滤波，最后抽取。由于混频和低通滤波放在抽取之后的低数据速率部分，因此降低了对系统硬件的要求。另外由于只处理了与输出有关的部分运算，相对于传统的算法而言，效率提高了 D倍。不过这种 算法也有缺点不能够实现与后面的基带处理系统的带宽相匹配。如果保证不混迭的抽取 因子D过大，则DSP比较轻闲；如果抽取过小，DSP的负担比较重。由于在处理的过程中，数 字本振是复本振，因此后续的滤波器需要两个一样的滤波器，比较浪费FPGA的资源。在实 际实现的时候，它需要3-4片高性能的FPGA来实现，其中第一片用来对数据进行抽取和混 频；第二、三片用来实现多相滤波；最后一片进行数据融合和I、Q信号的输出。这种方式需 要的硬件比较多，控制也比较麻烦。综上所述，以上各种方法都有优缺点，具有一定的应用局限性。
发明内容
本发明的目的在于提供一种基于FPGA的宽带数字下变频器，以克服背景技术中 提到的高效数字下变频算法的缺点，并且让数字下变频算法具有更广泛的通用性。为实现上述目的，本发明提供的基于FPGA的宽带数字下变频器，由一片FPGA实现 一路信号的数字下变频；FPGA内部包括数据抽取、多相滤波、内插、混频和基带输出功能模 块；多路并行数据进入FPGA后，首先对该多路并行数据进行抽取，抽取间隔D为大于 1的正整数，由FPGA内部的数据抽取模块对抽取后输入的数据流进行重整，分到d个支路， d的取值为大于1的正整数；每个支路按照抽取因子D进行抽取；通过抽取后，数据率降低了 D倍，多相滤波模块在低速环节对降低了 D倍的输入数 据进行滤波处理，以实现输入信号的抗混迭滤波和抗镜像滤波；d个支路的输出进行d'倍内插，内插因子为0;将进行d'倍内插的数据由混频块进行混频和综合后，得到基带复信号，对基带复 信号的实部和虚部进行分离以输出两路正交I和Q信号。本发明提供的基于FPGA的高效宽带数字下变频器，采用一片高性能的FPGA芯片 以完成计算量庞大的数字下变频工作。与传统的高效算法相比，具有如下一些优点①在输出信号质量保持不变的情况下，芯片数量只有前者的1/3左右，不仅节省 了成本，降低了功耗，而且对整个数字接收系统的小型化非常有利；②实现输入信号的带宽匹配接收，充分利用基带处理信号的处理资源；③将混频器移到滤波器的后面，复滤波变成了实滤波，减少了一个滤波器；④由于抽取因子比较大，因此它能够实现宽带或超宽带信号的实时数字下变频处 理。
图1是数字希尔伯特变换法的原理框图。图2是插值滤波法原理框图。图3是低通滤波法的原理框图。图4是高效宽带数字下变频器实现结构。图5是分数倍采样率转换结构。
图6是分数倍采样率转换的多相结构。图7是第i条支路的实现。图8是分数倍抽取的第i条支路的高效实现结构。图9是本振周期为偶数的DDC高效实现结构。图10是本振周期为奇数时的DDC高效实现结构。图11是FIR滤波器的幅相特性曲线。图12是脉动FIR滤波器结构。图13是I信号。图14是Q信号。
具体实施例方式下面结合附图和实施例对本发明进一步说明。本发明提供的基于FPGA的高效宽带数字下变频器解决了两个技术问题将混频 器移到滤波器的后面和带宽的匹配接收。下面来说明解决其技术问题所采用的方案。该方案分两步首先研究分数倍抽取的高效实现，然后研究数字下变频器的高效 实现。分数倍抽取的结构如图5所示。图中d为内插因子，D为抽取因子。抽取前的采样 率为，抽取后的采样率为f2。它们之间的关系为jT" = jT( 1 ) /2 dh (η)为FIR低通滤波器。它是抗镜像滤波器和抗混迭滤波器级联，其通带截至频 率为/(2)
c2 2 Dy将图5中的前面两个部分看成一个d倍内插器，将它写成多相形式，为H (Z3) = X Z^1-0R1 {zt)(3)
;=0其中及…⑷+(4)
H=O图6给出了分数倍抽取的多相实现结构。因为d和D互质，所以根据Euclid算法， 可以找到两个整数P和q满足pd+qD = (5)将图6中第i条支路提取出来，并且用(5)式代替-1，如图7所示。把Ri (Zl)，i =0,1,2,…，d-Ι和抽取因子作为抽取器，将Ri(Z1)，i = 0,1,2,…，d-Ι作D相分解
D-IRi^) = Yrh(Z^)z;1
'=O(6)其中代办幻=K±K{nD+ l)d + i)zrD(7)
=0
将(6)式代入到图7中得到第i条支路的结构中，可以得到第i条支路的高效实 现结构，如图8所示。图6和图8的综合就是分数倍抽取的高效实现结构。数字混频器能够位于滤波器后的充分必要条件是数字本振的周期与抽取因子相 等或者是抽取因子的两倍。很显然，在非正交采样的时候，使用满足上面要求整数倍抽取可 能使得最后输出的信号出现混迭而无法正确重建基带信号，解决这个问题的方法为使用分 数倍抽取，于是得合理地选择抽取因子D和内插因子d。如果本振周期L为偶数，那么抽取 因子D取L/2，如果本振周期为技术，那么抽取因子取L。内插因子d的选择要保证输出的 信号必须满足奈奎斯特采样定律，即
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下面分情况讨论。情况1 本振周期L为偶数。经过D倍抽取后，每一个多相分支有两个数字本振值， 它们互为相反数，将数字本振的绝对值移到滤波器的后面，这样信号进入多相滤波器之前， 需要交替乘以+1/-1，如果将每个分支的滤波器Ril(Z3)用Ril(I3)代替，那么+1/-1也可以 放到整个结构的最后，其高效结构如图9所示。图9a中的抽取滤波混频1用图9b代替。情况2 本振周期L为奇数。经过D倍抽取后，每一个多相分支的数字本振为常数， 因此它可以直接放到多相滤波器的后面，高效实现结构如图10所示。图IOa中的抽取滤波 混频2用图IOb代替。参考图4、图9和图10，本发明提出的基于FPGA的高效宽带数字下变频器在实施 过程中特点为1)与传统的结构实现完全不同，它先抽取、多相滤波，然后混频，内插，最后综合， 生成I和Q信号；2)图9和图10中滤波器在FPGA中采用脉动结构，如图12所示。该结构充分利用 了 FPGA的硬件特征，在同步时钟的控制，输入数据会自动实现移位，实现输入和滤波器之 间的卷积运算，而且它充分利用了寄存器的特征，对中间的结果进行缓存。这种结构虽然具 有滤波器长度+3个时钟的延时，但是由于输入一个数据，同时会输出一个结果。输入和输 出完全同步，所以完全不影响使用；3)抽取因子D内插因子d的选择除了满足奈奎斯特采样定理外，还需要充分考虑 本振和采样率之间的关系，以及基带处理系统的处理能力；4)两个因子确定后，再开始设计FIR滤波器。低通滤波器的截至频率由(2)式决 定，带外抑制由ADC的动态范围决定。作为实施例子，输入到DDC的数字中频信号的带宽为400MHz，脉冲宽度为1 μ s，中 心频率为1000MHz，采样频率为1500MSPS，高速数据流分8路输入，每一路187. 5MHz的速 率。根据选择规则，抽取因子D选择为3，内插因子为0。据此设计的FIR滤波器的幅相特 性曲线如图11所示。最后输出的I、Q信号经过高速DAC转换后，用示波器采集的波形如图 13和图14所示。
权利要求
一种基于FPGA的宽带数字下变频器，由一片FPGA实现一路信号的数字下变频；FPGA内部包括数据抽取、多相滤波、内插、混频和基带输出功能模块；多路并行数据进入FPGA后，首先对该多路并行数据进行抽取，抽取间隔D为大于1的正整数，由FPGA内部的数据抽取模块对抽取后输入的数据流进行重整，分到d个支路，d的取值为大于1的正整数；每个支路按照抽取因子D进行抽取；通过抽取后，数据率降低了D倍，多相滤波模块在低速环节对降低了D倍的输入数据进行滤波处理，以实现输入信号的抗混迭滤波和抗镜像滤波；d个支路的输出进行d′倍内插，内插因子为0；将进行d′倍内插的数据由混频块进行混频和综合后，得到基带复信号，对基带复信号的实部和虚部进行分离以输出两路正交I和Q信号。
2.根据权利要求1所述的基于FPGA的高效宽带数字下变频器，其中，所述的抽取为先 抽取、后内插，以实现信号的带宽匹配接收。
3.根据权利要求1所述的基于FPGA的高效宽带数字下变频器。其中，所述的多相滤波 模块用脉动结构实现。
全文摘要
一种基于FPGA的宽带数字下变频器，由一片FPGA实现一路信号的数字下变频；多路并行数据进入FPGA后，首先对该多路并行数据进行抽取，抽取间隔D为大于1的正整数，由FPGA内部的数据抽取模块对抽取后输入的数据流进行重整，分到d个支路，d的取值为大于1的正整数；每个支路按照抽取因子D进行抽取；通过抽取后，数据率降低了D倍，多相滤波模块在低速环节对降低了D倍的输入数据进行滤波处理，以实现输入信号的抗混迭滤波和抗镜像滤波；d个支路的输出进行d′倍内插，内插因子为0；将进行d′倍内插的数据由混频块进行混频和综合后，得到基带复信号，对基带复信号的实部和虚部进行分离以输出两路正交I和Q信号。
文档编号H04L27/00GK101827055SQ20091007886
公开日2010年9月8日 申请日期2009年3月4日 优先权日2009年3月4日
发明者李和平, 王岩飞 申请人:中国科学院电子学研究所