专利名称：时钟数据恢复电路、光接收机和无源光网络设备的制作方法
技术领域：
本发明涉及网络通信技术领域，特别是涉及一种高速突发模式时钟数据恢复电 路、光接收机和无源光网络设备。
背景技术：
高速突发模式时钟数据恢复电路用于接入网络的光接收机中，对光接收机接收到 的高速数字信号进行时钟数据恢复，特别是高速的时钟数据恢复，其工作效率通常在每秒 1000兆比特以上，以满足高速无源光网络(Passive OpticalNetwork :Ρ0Ν)的需要。参照图1，其为无源光网络的结构图。图1中，在下行信道上，光线路终端设备 (Optical Line Terminal :0LT)连续广播数据到每个光网络单元(OpticalNetwork Unit 0NU)，ONU接收机因此可以连续地跟踪OLT发送信号的相位和频率偏移。在上行信道上，每 个ONU分别发送突发数据。由于每个ONU具有不同的频率和相位偏移，OLT需要在短时间 内重新同步到新接收到的突发数据。不过，传统连续模式的时钟数据恢复(Clock and Data Recovery :CDR)通常需要 几千比特去跟踪相位。随着PON技术的发展，特别是高数据速率的PON系统的广泛应用，传 统连续模式的CDR已无法满足高速率PON系统的应用要求。
发明内容
本发明提供一种高速突发模式时钟数据恢复电路、光接收机和PON设备，能够达 到IG比特以上数据的快速时钟和数据恢复，满足高速率PON系统的应用要求。为实现上述目的，本发明提供了如下方案—种高速突发模式时钟数据恢复电路，包括括选择开关、相位调整模块和连续模 式CDR模块；其中，所述选择开关用于选择性地将突发数据或本地参考时钟作为输入数据 发送至相位调整模块；所述相位调整模块用于对所述输入数据进行分路并分别进行延时以 生成多路延时数据，并且根据所述连续模式CDR模块提供的恢复时钟信号选择其中一路延 时数据输出；所述连续模式CDR模块用于根据所述相位调整模块输出的数据，调整并输出 所述恢复时钟信号，并根据所述恢复时钟信号重定时所述相位调整模块输出的数据一种光接收机，包括一种光接收机，其特征在于，包括时钟数据恢复电路，所述时 钟数据恢复电路包括信号处理模块、选择开关、相位调整模块、连续模式CDR模块；其中， 所述信号处理模块，用于根据是否检测到突发数据发送相应的第一控制信号至选择开关; 所述选择开关，用于根据所述第一控制信号，选择性地将突发数据或本地参考时钟作为输 入数据发送至相位调整模块；所述相位调整模块，用于对所述输入数据分路并分别进行延 时以生成多路多路延时数据，并且根据所述连续模式CDR模块提供的恢复时钟信号，从所 述多路延时数据中选择一路输出至所述连续模式CDR模块；所述连续模式CDR模块，用于根 据接收自所述相位调整模块的数据，调整并输出所述恢复时钟信号，并根据所述恢复时钟 信号重定时所述相位调整模块输出的数据。
一种PON设备，其包括一光接收机，所述光接收机包括如上所述的高速突发模式 时钟数据恢复电路。根据本发明提供的具体实施例，本发明公开了以下技术效果本发明实施例所述高速突发模式时钟数据恢复电路、光接收机和PON设备，通过 将相位调整模块和连续模式⑶R模块相结合，共同实现高速时钟和数据恢复。相位调整模 块用于调整输入数据相位，使输入数据和时钟的相位差迅速减小至一定范围之内；连续模 式CDR继续减小输入数据和时钟之间的相位差，并跟踪输入数据的抖动和漂移；由此使得 该恢复电路能够达到IG比特以上数据的快速时钟和数据恢复，满足高速率PON系统，比如 GPON及下一代XGPON的应用要求。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所 需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施 例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图 获得其他的附图。图1为无源光网络结构图；图2为本发明实施例提供的高速突发模式时钟数据恢复电路结构图；图3为本发明实施例提供的相位调整模块的电路结构图；图4为4路不同相位的数据和采样时钟的时序图；图5为本发明实施例所述的相位选择逻辑的电路结构；图6为本发明实施例的信号处理模块结构图；图7为单个突发数据包时信号处理模块各信号时序图；图8为多个突发数据包时信号处理模块各信号时序图；图9为本发明实施例的连续模式CDR模块第一实施方式结构图；图10为本发明实施例的连续模式CDR模块第二实施方式结构图。
具体实施例方式下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完 整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于 本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他 实施例，都属于本发明保护的范围。本发明实施例提供一种高速突发模式时钟数据恢复电路，其能够达到IG比特以 上数据的快速时钟和数据恢复，满足高数据速率的PON系统，比如GPON及下一代XGPON的 应用要求。为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实 施方式对本发明作进一步详细的说明。参照图2，其为本发明一种实施例提供的高速突发模式时钟数据恢复电路结构图。所述恢复电路包括信号处理模块10、选择开关20、相位调整模块30、以及连续模 式⑶R模块40。
其中，信号处理模块10用于检测是否接收到突发数据，并发送相应的第一控制信 号至选择开关20，并延迟一预设时间段Tl后，发送第二控制信号至相位调整模块30。其中，所述预设时间段Tl的取值为相位调整模块30的数据处理时间长度，可以根 据实际工作经验预先设定。即为，信号处理模块10发送第一控制信号至选择开关20，控制 选择开关20发送相应的输入数据至相位调整模块30，延迟至相位调整模块30处理完输入 数据后，发送第二控制信号至相位调整模块30，用于锁存数据。选择开关10为二选一开关，其包括第一输入端、第二输入端、输出端和控制端。其 中，第一输入端用于接收突发数据，其中所述突发数据；第二输入端用于接收本地参考时 钟；控制端接收信号处理模块10输出的第一控制信号，并根据接收到的控制信号选择接通 相应的输入端；输出端接相位调整模块30的输入端，用于将所述选择开关20根据第一控制 信号选择接收到输入数据发送给相位调整模块。具体的，选择开关10可以根据接收自信号处理模块10提供的第一控制信号，选择 接通第一输入端或第二输入端，即选择将突发数据或本地参考时钟作为输入数据发送至相 位调整模块30。当信号处理模块10检测到突发数据时，其输出的第一控制信号用于控制选择开 关20将第一输入端和输出端接通，并将突发数据传送至相位调整模块30 ；当信号处理模块 10超过预设时间段At没有检测到突发数据时，其输出的第一控制信号用于控制选择开关 20将第二输入端和输出端接通，将本地参考时钟传送至相位调整模块30。值得说明的是，PON的两个相邻突发数据包之间具有一定的保护间隔，可以用 guardtime表示。对于不同的Ρ0Ν，其对应的guardtime具有不同的取值。本发明实施例中， 所述预设时间段At应该略长于PON中两个相邻突发数据包之间的最大guardtime。例如， GPON中规定，2. 488G上行突发数据包的最大guardtime为27ns，则可以将所述预设时间段 At设定为30ns左右。相位调整模块30可以为一个粗移相模块，其接收所述选择开关20发送的输入数 据(突发数据或本地参考时钟)后，对所述输入数据分路、并分别进行延时，利用所述连续 模式CDR模块40返回的恢复时钟信号对各延时数据进行采样，并根据采样结果，从各路延 时数据中选择一路输出至所述连续模式⑶R模块40。具体的，所述相位调整模块30判断所述输入数据和所述恢复时钟信号的相对相 位，并通过控制自己的延时来调整输入数据的相位，以使输入数据和恢复时钟信号在判决 处的相位之差迅速减小到一定范围之内，从而实现快速相位捕获。连续模式CDR模块40根据接收自所述相位调整模块30的数据，输出恢复时钟信 号和重定时数据。具体的，所述连续模式CDR模块40通过调整恢复时钟信号的相位，继续减小接收 自相位调整模块30的数据和恢复时钟信号的相位差，并跟踪所述数据的抖动和漂移，输出 恢复时钟信号和重定时的数据。本发明实施例所述高速突发模式时钟数据恢复电路，通过将相位调整模块和连续 模式CDR模块相结合，实现高速时钟和数据恢复。相位调整模块用于调整输入数据相位，使 输入数据和时钟的相位差迅速减小至一定范围之内；连续模式CDR继续减小输入数据和时 钟之间的相位差，并跟踪输入数据的抖动和漂移；由此使得该恢复电路能够达到IG比特以上数据的快速时钟和数据恢复，满足高数据速率的PON系统，比如GPON及下一代XGPON的 应用要求。参照图3，为本发明实施例提供的相位调整模块的电路结构图。所述相位调整模块 30包括分路采样单元321、时钟分路单元322、相位选择逻辑单元318、多选一开关314。所述分路采样单元321用于将输入数据分为同相位的多路数据(为便于描述，以 下记为N路数据)、并分别进行延时后，生成N路延时数据送至所述多选1开关；并且，利用 所述时钟分路单元322提供的分路时钟信号分别对所述N路延时数据进行采样，并输出N 路采样数据至所述相位选择逻辑单元；所述时钟分路单元322用于将所述连续模式CDR模块40返回的恢复时钟信号进 行分频、延时处理后，分为同相位的N+1路分路时钟信号，其中N路分路时钟信号送至分路 采样单元，另外一路分路时钟信号送至相位选择逻辑单元318 ；所述相位选择逻辑单元318根据接收到的分路时钟信号，对所述N路采样数据进 行M比特平均、锁存并译码处理，并输出对应的选择信号至所述多选一开关；所述多选一开关314根据所述选择信号选择所述N路延时数据中的一路输出。下面结合图3，对各单元对应的电路结构进行详细描述。在本实施例中，N可以等 于4，并且所述多选一开关314可以为四选一开关。所述分路采样单元321包括1:4分路器301、第一延时器302、第二延时器303、第 三延时器304、第四延时器305、第一 1 2分路器306、第二 1 2分路器307、第三1 2分路器 308、第四1:2分路器309、第一 D触发器310、第二 D触发器311、第三D触发器312、第四D 触发器313。所述1:4分路器301用于将一路输入数据分成四路同相位的数据输出，其可包括 一输入端和第一、第二、第三、第四输出端，其中所述输入端用于接收所述选择开关20提供 的输入数据(突发数据或本地参考时钟)，所述第一输出端接所述第一延时器302的输入 端、第二输出端接所述第二延时器303的输入端、第三输出端接所述第三延时器304的输入 端、第四输出端接所述第四延时器305的输入端。所述第一延时器302、第二延时器303、第 三延时器304、第四延时器305的输出端分别接所述第一 1:2分路器306、第二 1:2分路器 307、第三1 2分路器308、第四1 2分路器309的输入端。所述1 2分路器用于将接收到的 一路输入信号分成两路同相位的输出信号。具体地，所述第一 1:2分路器306的第一输出 端接所述四选一开关314的第一输入端，其第二输出端接所述第一 D触发器310的数据输 入端；所述第二 1 2分路器307的第一输出端接所述四选一开关314的第二输入端，其第二 输出端接所述第二 D触发器311的数据输入端；所述第三1:2分路器308的第一输出端接 所述四选一开关314的第三输入端，其第二输出端接所述第三D触发器312的数据输入端； 所述第四1:2分路器309的第一输出端接所述四选一开关314的第四输入端，其第二输出 端接所述第四D触发器313的数据输入端。所述第一 D触发器310、第二 D触发器311、第三D触发器312、第四D触发器313 的时钟输入端分别接收所述时钟分路单元322提供的分路时钟信号，且其输出端分别接所 述相位选择逻辑单元318的第一数据输入端、第二数据输入端、第三数据输入端、第四数据 输入端。所述时钟分路单元322包括1/2分频器315、第五延时器316、1:5分路器317。所述1/2分频器315用于接收所述连续模式CDR模块40返回的恢复时钟信号，并对所述恢复 时钟信号进行分频处理，比如将该信号频率降低一半，其输出端接所述第五延时器316的 输入端。所述第五延时器316的输出端接所述1:5分路器317的输入端。所述1:5分路器 317的第一输出端、第二输出端、第三输出端、第四输出端分别接所述第一 D触发器310、第 二 D触发器311、第三D触发器312、第四D触发器313的时钟输入端，其第五输出端接所述 相位选择逻辑单元318的时钟输入端。所述相位选择逻辑单元318的控制信号输入端接所述信号处理模块10的控制信 号输出端，用于接收所述信号处理模块10提供的第二控制信号；其选择信号输出端接所述 四选一开关314的选择信号输入端。所述四选一开关314的输出端用于输出处理后的数据 至所述连续模式⑶R模块40。如图3所示，所述输入数据(突发数据或本地参考时钟)经过所述1:4分路器301 后，被分成四路相同相位的数据D4、D5、D6、D7 ；这四路相同相位的数据D4、D5、D6、D7分别 经过第一延时器302、第二延时器303、第三延时器304、第四延时器305的延时处理，输出延 时数据 F0、F1、F2、F3。值得注意的是，所述输入数据分别经过四个延时器延时处理后，输出的延时数据 F2、FU FO的相位相对于数据F3的相位分别滞后UI/4、UI/2、3UI/4 (其中，UI指一比特时 间)。延时数据F0、F1、F2、F3分别经过第一 1:2分路器306、第二 1:2分路器307、第三 1:2分路器308、第四1:2分路器309后，均被分成2路数据，以下分别记为EO和DO、El和 DU E2和D2、E3和D3。其中，数据E0、EU E2、E3分别输送至所述4选1开关314的输入 端；数据DO、Dl、D2、D3分别送至第一 D触发器310、第二 D触发器311、第三D触发器312、 第四D触发器313的数据输入端。经过1:2分路器分路后，数据EO和DO的相位相同、数据El和Dl的相位相同、数 据E2和D2的相位相同、数据E3和D3的相位相同。而数据E2、EU EO的相位相对于数据 E3的相位分别滞后UI/4、UI/2、3UI/4 ；因此数据D2、D1、D0的相位相对于数据D3的相位分 别滞后 UI/4、UI/2、3UI/4。所述连续模式⑶R模块40返回的恢复时钟信号返回至相位调整模块30，用于对输 入数据做相位采样，判断出所述输入数据的相位。如图3所示，所述恢复时钟信号经过1/2 分频器315，其频率降低为原频率的一半；降频后的恢复时钟经过所述第五延时器316进行 相位调节后，送入1:5分路器317分成相位相同的五路时钟信号CLK1、CLK2、CLK3、CLK4、 CLK5。其中四路时钟信号CLK1、CLK2、CLK3、CLK4分别输送至所述第一 D触发器310、第二 D触发器311、第三D触发器312、第四D触发器313的时钟输入端；另外一路时钟信号CLK5 输送至所述相位选择逻辑单元318的时钟输入端。所述四路相位相同的时钟信号CLKl、CLK2、CLK3、CLK4分别控制对应的D触发器 310-313对其接收到的四路不同相位的数据DO、Dl、D2、D3分别进行采样，生成的采样数据 Q0、Ql、Q2、Q3并将其作为所述相位选择逻辑单元318的输入数据。所述相位选择逻辑单元318对此四路采样数据Q0、Q1、Q2、Q3进行M比特平均、锁 存并译码，并输出两路选择信号SELO和SELl至所述四选一开关314，以控制所述四选一开 关314选择数据四路输入数据E0、El、E2、E3中的一路输出至所述连续模式⑶R模块40。
以下结合图4对上述数据采样过程进行详细描述，图4为四路不同相位的输入数 据和采样时钟的时序图。图4中，D0、D1、D2、D3是将突发数据或本地参考时钟分成四路后分别经过适当的 延时后生成的四路数据，其中数据D2、DU DO的相位相对于数据D3的相位分别滞后UI/4、 UI/2、3UI/4 ；CLK是连续模式⑶R模块40返回的恢复时钟信号经过1/2分频器315分频后 的时钟信号。具体地，所述相位调整电路30在接收到突发数据包开头的前导码(一般为010L··· 码型，用于辅助接收机的幅度和相位恢复)期间，利用CLK上升沿分别对数据D3、D2、D1、D0 采样，根据CLK和数据的相对延时，在前导数据的一个周期Obit)内，会有种可能的采样 值O!3、Q2、Ql、Q0)。经过相位选择逻辑单元318产生所述四选一开关314所需的控制信号 SELO和SEL1，控制四选一开关314在数据E3、E2、EUEO中选择一路数据输出。值得说明的是，本发明实施例中，由于数据E3、E2、EU EO分别与数据D3、D2、DU DO有相同的相位对应关系，因此根据以上的选择逻辑，选择出来的数据(数据E3、E2、E1或 E0)，其相位相对于CLK被限制在0 UI/4、即0 π/2之间(相位以D触发器输入端作为 参考点)。也就是说，通过所述相位调整模块30选择出来的数据的相位变化范围，已经被限 制到小于η/2的范围。此时，通过调整所述第五延时器316的延时，可以使相位调整模块 30输出数据的相位相对于其稳态相位的变化，限制在士 π /4之间(即π /2的范围)。本发明实施例中，一个UI指1比特时间或1恢复时钟的周期，即为2 π ；数据的相 位是指其携带的时钟信息(周期等于1UI)的相位。具体的，所述控制信号SELO和SELl控制4选1开关314在数据Ε3、Ε2、Ε1、Ε0中 选择1路数据输出的选择逻辑真值表如表1所示
权利要求
1.一种高速突发模式时钟数据恢复电路，其特征在于，所述电路包括选择开关、相位 调整模块和连续模式⑶R模块；其中，所述选择开关，用于选择性地将突发数据或本地参考时钟作为输入数据发送至相位调 整模块；所述相位调整模块，其连接至所述选择开关的输出端，用于对所述输入数据进行分路 并分别进行延时以生成多路延时数据，并且根据所述连续模式CDR模块提供的恢复时钟信 号选择其中一路延时数据输出至所述连续模式CDR模块；所述连续模式CDR模块，其连接至所述相位调整模块，用于根据所述相位调整模块输 出的数据，调整并输出所述恢复时钟信号，并根据所述恢复时钟信号重定时所述相位调整 模块输出的数据。
2.根据权利要求1所述的高速突发模式时钟数据恢复电路，其特征在于，还包括信号 处理模块，其用于根据是否检测到突发数据发送相应的第一控制信号至选择开关，并在延 时一预设时间段后发送第二控制信号至相位调整模块；所述第一控制信号用于控制选择开 关的选择所述突发数据或本地参考时钟，所述第二控制信号用于控制所述相位调整模块的 输出。
3.根据权利要求2所述的高速突发模式时钟数据恢复电路，其特征在于，所述相位调 整模块包括时钟分路单元，用于将所述连续模式CDR模块返回的恢复时钟信号进行分频、延时处 理以生成多路相位相同的分路时钟信号；分路采样单元，用于将所述输入数据分为同相位的多路分路数据，分别对所述分路数 据进行延时以生成多路延时数据；并利用时钟分路单元提供的分路时钟信号分别对所述多 路延时数据进行采样以生成多路采样数据；相位逻辑采样单元，用于根据所述多路采样数据和所述第二控制信号，生成并输出选 择信号；多选一开关，用于根据所述选择信号，从所述多路延时数据中选择一路输出。
4.根据权利要求3所述的高速突发模式时钟数据恢复电路，其特征在于，所述多路延 时数据包括四路延时数据，且所述四路延时数据的相位依次相对滞后3UI/4、UI/2、UI/4 ； 其中，UI为一比特时间。
5.根据权利要求3所述的高速突发模式时钟数据恢复电路，其特征在于，所述分路采 样单元包括第一分路器，用于对所述输入数据进行分路处理，其包括多个输出端，分别用于输出分 路处理后生成的多路分路数据；多个第一延时器，分别连接至所述第一分路器对应的输出端，用于对所述多路分路数 据分别进行不同的延时处理，以形成多路延时数据；多个第二分路器，分别连接至对应的延时器的输出端，用于将每路延时数据分别分成 至少两路输出数据，其中一路输出数据输出至所述多选一开关，另一路输出数据提供至对 应的数据采样器；多个数据采样器，分别连接至对应的第二分路器，用于将根据所述分路时钟信号分别 对其对应的分路器提供的输出数据进行采样以生成多路采样数据。
6.根据权利要求3所述的高速突发模式时钟数据恢复电路，其特征在于，所述时钟分 路单元包括分频器，用于对所述连续模式CDR模块提供的恢复时钟信号进行降频处理；第二延时器，连接至所述分频器，用于对降频后的恢复时钟信号进行相位调整；第三分路器，连接至所述第二延时器，分别用于将相位调整后的恢复时钟信号进行分 路处理，以生成多路分路时钟信号。
7.根据权利要求3所述的高速突发模式时钟数据恢复电路，其特征在于，所述相位逻 辑选择单元包括预处理电路，用于利用所述时钟分路单元输出的分路时钟信号对所述多路采样数据进 行比特平均处理；数据锁存器，用于根据所述第二控制信号，对所述预处理电路输出的多路数据分别进 行锁存，并在锁存后将其锁存器的多路数据分别转换为差分信号作为高速译码电路的输 入；高速译码电路，根据所述差分信号生成用于控制所述多选一开关的选择信号。
8.根据权利要求1至7任一项所述的高速突发模式时钟数据恢复电路，其特征在于，所 述连续模式⑶R模块包括PLL电路或PLL+DLL电路。
9.一种光接收机，其特征在于，包括时钟数据恢复电路，所述时钟数据恢复电路包括 信号处理模块、选择开关、相位调整模块、连续模式⑶R模块；其中，所述信号处理模块，用于根据是否检测到突发数据发送相应的第一控制信号至选择开关；所述选择开关，用于根据所述第一控制信号，选择性地将突发数据或本地参考时钟作 为输入数据发送至相位调整模块；所述相位调整模块，用于对所述输入数据分路并分别进行延时以生成多路多路延时数 据，并且根据所述连续模式CDR模块提供的恢复时钟信号，从所述多路延时数据中选择一 路输出至所述连续模式⑶R模块；所述连续模式CDR模块，用于根据接收自所述相位调整模块的数据，调整并输出所述 恢复时钟信号，并根据所述恢复时钟信号重定时所述相位调整模块输出的数据。
10.一种无源光网络设备，其包括一光接收机，其特征在于，所述光接收机包括如权利 要求1至8中任一项所述的高速突发模式时钟数据恢复电路。
全文摘要
本发明公开一种高速突发模式时钟数据恢复电路，包括选择开关、相位调整模块和连续模式CDR模块；其中，所述选择开关用于选择性地将突发数据或本地参考时钟作为输入数据发送至相位调整模块；所述相位调整模块用于对所述输入数据进行分路并分别进行延时以生成多路延时数据，并且根据所述连续模式CDR模块提供的恢复时钟信号选择其中一路延时数据输出；所述连续模式CDR模块用于根据所述相位调整模块输出的数据，调整并输出所述恢复时钟信号，并根据所述恢复时钟信号重定时所述相位调整模块输出的数据。本发明还公开一种光接收机和PON设备。采用本发明实施例可满足高数据速率的PON系统的应用要求。
文档编号H04J3/06GK102088327SQ200910225599
公开日2011年6月8日 申请日期2009年12月7日 优先权日2009年12月7日
发明者杨涛, 程宁 申请人:华为技术有限公司