专利名称：加扰器随机控制字生成装置及随机控制字的生成方法
技术领域：
本发明涉及数字电视技术条件接收系统领域，尤其涉及数字电视条件接收下对节目流进行加扰所需的一种加扰器随机控制字生成装置。
背景技术：
数字电视条件接收系统是实现数字电视开展按需点播、节目付费等增值服务的基本保证。条件接收系统的操作之一是对音视频流加扰，使未授权用户不能正常收看节目。码流的加扰一般采用标准的对称加密算法，这是一个公开的算法。加扰的安全完全取决于加密密钥即控制字(CW)的安全。控制字的随机性是保证它不被破译的一个重要手段。控制字发生器CWG是条件接收系统的重要部件之一，它负责产生加、解扰节目码流的加密密钥。它产生的控制字必须具有一定的随机统计特性，与真正的随机序列尽可能地接近。传统的产生随机序列的方法有硬件和软件两种实现方法。其中硬件实现方法借助物理方法，使用物理现象产生平坦频谱士 ldB，(100Hz 120kHz)的高斯分布的白噪声。典型的，可采用热噪声、二极管噪声、电磁辐射噪声源输入到一个高速比较器以产生数字输出作为随机序列。软件的方法一般都是使用经过安全机构认证的算法生成随机数。但是以上两种方法中，物理源方法产生的随机序列虽然随机性强，抗破解能力也好，但是物理源产生不好把握，具有不稳定的缺点，而且实现起来也比较难。软件方法中，由于软件本身具有比较强的逻辑性，单纯的软件方法产生的序列随机性不强。
发明内容
有鉴于此，本发明的目的是提供一种加扰器随机控制字生成装置及随机控制字的生成方法，旨在用一种简单易行的办法产生随机性强的控制字序列。本发明涉及一种加扰器随机控制字生成装置，包括外部存储器(11)、FPGA硬件电路(10)，其特征在于由SDRAM、FLASH构成的作为内嵌微处理器101的存储空间和运行空间的外部存储器(11)与FPGA硬件电路(10)内的嵌入微处理器101的数据端和控制端相连接，FPGA硬件电路(10)内的嵌入式微处理器101产生的一组随机数经过用于滤取预置指令并启动伪随机序列发生器的指令分析器102后输出给伪随机序列发生器103模块，伪随机序列发生器将随机产生加扰器控制字。上述伪随机序列发生器103，由阶移位寄存器(SRl) 201,31-阶移位寄存器 (SR2) 202、复合器203和移位输出单元204组成。本发明加扰器随机控制字生成装置随机控制字的生成方法，其步骤如下
(1)、在系统开机时，由微处理器产生伪随机数发生器的预置数；
(2)、启动伪随机序列发生器利用预置数控制移位寄存器选择复合器的地址线和数据线，在时钟节拍下，一拍产生1位的随机比特；
(3)、在随机到来的输出信号控制下，将产生的伪随机数输出。
本发明的优点是硬件电路与加扰器的硬件电路放在同一片FPGA中，结构简单、占用硬件资源少，不会影响加扰器硬件的性能，且易于实现，同时通过使用多重伪随机技术， 达到提高序列随机性的目的。
图1是本发明实施例的加扰器控制字生成电路硬件结构图。图2是本发明实施例的伪随机序列发生器的硬件电路。图中10 — FPGA硬件电路；11 一外部存储器；
101—内嵌微处理器；102—指令分析器；103—伪随机序列发生器； 201-29-阶移位寄存器(SRl) ； 202-31-阶移位寄存器(SR2) 202 ； 203—复合器；204—移位输出单元。
具体实施例方式本发明包括FPGA硬件电路(含嵌入式微处理器结构)、外部存储器、生成伪随机数的软件程序。1、FPGA硬件电路，包括嵌入式微处理器结构和伪随机序列发生器。嵌入式微处理器结构主要为伪随机数生成软件程序提供运行环境，由软件产生的伪随机数作为预置数启动伪随机序列发生器。在时钟节拍下，每个周期发生器产生1位的随机比特。在随机输出模式下，保证了控制字的随机统计特性。2、外部存储器至少包括一个FLASH和一个SDRAM，作为嵌入式CPU软件程序的存储空间和运行空间。3、软件部分，使用软件伪随机技术产生一串序列。用于作为硬件伪随机序列发生器的预置数。图1为本发明硬件结构图。它由FPGA模块10和存储器11构成。1. FPGA模块10，包括内嵌微处理器101，指令分析器102，伪随机序列发生器103模块。1)内嵌微处理器101。内嵌微处理器101实现软件产生伪随机数，并将该数作为加扰器启动的配置参数传入控制字发生器。2)指令分析器102，由分支的判断电路构成。滤取预置指令，启动伪随机序列发生器103。预置指令用于内嵌微处理器101和伪随机序列发生器103的数据通信。3)伪随机序列发生器103，电路结构如图2所示。本实施电路是由阶移位寄存器(SRl) 201,31-阶移位寄存器(SR2) 202、复合器203和移位输出单元204组成。移位寄存器的生成多项式是本原多项式，产生周期较长的伪随机序列。(1) -阶移位寄存器(SRl) 201和31-阶移位寄存器(SR2) 202，这两个移位寄存器的生成多项式都是本原多项式，产生周期较长的伪随机序列。(2)复合器203，复合器有5位地址线，32位数据线。在时钟节拍下，根据地址线选通1位数据，作为输出位。地址线和数据线使用的位是由SRl和SR2寄存器控制的。本实施电路从SRl选取2位、SR2选择3位作为复合器的地址线。从SRl选取15位、SR2选取 17位作为数据线。具体选择哪些位，通过预置数设置。
(3)移位输出单元204，由移位寄存器和一些控制信号组成。一次输出一位数据。 在输出控制信号到来后连续输出64位作为控制字(CW)输出。输出控制信号是由加扰器在收到第一 TS包时产生的。由于该时间是不确定的，因此接入信号也是随机的。2、外围存储器11，由SDRAM、FLASH构成，作为本发明内嵌微处理器的存储空间和运行空间。软件部分由于本发明对随机数的随机性要求很高，普通的C程序中库函数产生的随机数随机性不高，不满足不可重复性的要求，因此在C实现过程中加入不确定的因素， 使之在重复调用时不会产生相同的随机数。本实施方案中，主要是通过提取计算机时钟和键盘响应时间同时作为不确定因素，确保在一定范围内不会产生相同的随机数。在不同的人员或同一个人中不同时间操作键盘时，键盘响应时间各不相同，它与随机的系统时间一起实现了随机输出的目的。本发明采用软硬件结合的伪随机技术，保证任何一次开机加扰器不会获得相同的随机序列，设计方法简单易行且灵活可变。可满足数字电视加扰器的要求。以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种加扰器随机控制字生成装置，包括外部存储器(11)、FPGA硬件电路(10)，其特征在于由SDRAM、FLASH构成的作为内嵌微处理器101的存储空间及运行空间的外部存储器(11)与FPGA硬件电路(10)内的嵌入式微处理器101的数据端和控制端相连接，FPGA硬件电路(10)内的嵌入式微处理器101产生的一组随机数经过用于滤取预置指令并启动伪随机序列发生器的指令分析器102后输出给伪随机序列发生器103模块，伪随机序列发生器将随机产生加扰器控制字。
2.根据权利要求1所述一种加扰器随机控制字生成装置，其特征在于伪随机序列发生器103，由29-阶移位寄存器(SRl) 201、31-阶移位寄存器(SR2) 202、复合器203和移位输出单元204组成。
3.一种加扰器随机控制字生成装置随机控制字的生成方法，其特征在于，步骤如下(1)、在系统开机时，由微处理器产生伪随机数发生器的预置数；(2)、启动伪随机序列发生器利用预置数控制移位寄存器选择复合器的地址线和数据线，在时钟节拍下，一拍产生1位的随机比特；(3)、在随机到来的输出信号控制下，将产生的伪随机数输出。
全文摘要
本发明涉及一种加扰器随机控制字生成装置，包括外部存储器(11)、FPGA硬件电路(10)，其特征在于由SDRAM、FLASH构成的作为内嵌微处理器101的存储空间及运行空间的外部存储器(11)与FPGA硬件电路(10)内的嵌入微处理器101的数据端和控制端相连接，FPGA硬件电路(10)内的用于实现软件产生随机数的内嵌微处理器101输出信号，经过用于滤取预置指令并启动伪随机序列发生器的指令分析器102后输出给伪随机序列发生器103模块，伪随机序列发生器将随机产生加扰器控制字。该装置及随机控制字生成方法，把随机变量与多重伪随机技术相结合，可以实现在任何一次开机，不会出现重复的随机序列，可应用于各种数字码流的加扰系统中。
文档编号H04L9/06GK102158747SQ201010583110
公开日2011年8月17日 申请日期2010年12月11日 优先权日2010年12月11日
发明者曾华平, 杨秀芝, 苏凯雄, 魏军 申请人:福州大学