具有嵌入时钟接口的收发器和操作收发器的方法

专利名称：具有嵌入时钟接口的收发器和操作收发器的方法
技术领域：
本发明构思的实施例一般涉及收发器。更具体地，本发明构思的实施例涉及配置 为使用嵌入时钟信号来发送和接收数据的收发器、以及操作该收发器的方法。
背景技术：
收发器设备常常同步于时钟信号发送和接收数据。在一些收发器设备中，数据和 时钟信号在分开的线上传送。可是，在一些收发器设备中，时钟信号被嵌入在数据中，利用 嵌入时钟信号发送和接收数据的收发器被视为具有嵌入时钟接口。

发明内容
本发明构思的实施例提供使用嵌入时钟接口的收发器，以及操作该收发器的方法。根据本发明构思的一个实施例，操作收发器的方法包括响应于第一时钟信号将 多个数据分量转换为串行数据，发送和接收串行数据，从串行数据产生第二时钟信号，以及 响应于第二时钟信号将串行数据转换为多个数据分量。将多个数据分量转换为串行数据包 括按照预定的间隔添加至少一个伪比特到串行数据，该至少一个伪比特指示多个数据分量 的类型。在特定实施例中，将多个数据分量转换为串行数据包括根据多个数据分量的类 型，将至少一个伪比特设置为和与该伪比特相邻的比特的逻辑状态相同或不同的逻辑状 态，并且其中将串行数据转换为多个数据分量包括通过比较与伪比特相邻的比特的逻辑 状态和伪比特的逻辑状态来识别多个数据分量的类型。在特定实施例中，将多个数据分量转换为串行数据包括通过根据多个数据分量 的类型，设置包括伪比特的预定数量的比特的逻辑状态来产生串行数据，以及其中将串行 数据转换为多个数据分量包括通过相互比较该预定数量的比特的逻辑状态来识别多个数 据分量的类型。在特定实施例中，将多个数据分量转换为串行数据包括在多个数据分量包括有 效载荷信息时，将至少一个伪比特设置为和与至少一个伪比特相邻的比特不同的逻辑状 态；并且还包括，在多个数据分量不包括有效载荷信息时，将至少一个伪比特设置为和与伪 比特相邻的比特相同的逻辑状态；以及还包括，其中多个数据分量不包括有效载荷信息时， 根据多个数量分量的类型来设置包括与伪比特相邻的比特的预定数量的比特的逻辑状态。在特定实施例中，将串行数据转换为多个数据分量包括在伪比特的逻辑状态不 同于与该伪比特相邻的比特的逻辑状态时，确定多个数据分量包括有效载荷信息；以及还包括，在伪比特的逻辑状态与该伪比特相邻的比特的逻辑状态相同时，确定多个数据分量 不包括有效载荷信息；以及还包括，其中多个数据分量不包括有效载荷信息时，通过相互比 较包括该伪比特的预定数量的比特的逻辑状态来确定多个数据分量的类型。在特定实施例中，通过响应于第一时钟信号以逐个比特为基础顺序交错多个数据 分量来将数据分量转换为串行数据。根据本发明构思的另一方面，配置来发送和接收具有嵌入时钟的数据的收发器包 括发送器，配置来响应于第一时钟信号将多个数据分量转换为串行数据并且发送串行数 据；和接收器，配置来接收串行数据并且响应于依据串行数据产生的第二时钟信号将串行 数据转换为多个数据分量。发送器按照预定的间隔添加至少一个伪比特到串行数据，该至 少一个伪比特包括关于多个数据分量的类型的信息。在特定实施例中，发送器根据多个数据分量的类型，将至少一个伪比特设置为具 有和与该伪比特相邻的比特相同的逻辑状态或不同的逻辑状态，以及其中接收器通过比较 与伪比特相邻的比特的逻辑状态和至少一个伪比特的逻辑状态来识别多个数据分量的类型。在特定实施例中，发送器通过根据多个数据分量的类型，设置包括伪比特的预定 数量的比特的逻辑状态来产生串行数据，以及其中接收器通过相互比较该预定数量的比特 的逻辑状态来识别多个数据分量的类型。在特定实施例中，发送器根据多个数据分量是否包括有效载荷信息来将伪比特的 逻辑状态设置为和与该伪比特相邻的比特相同的逻辑状态或不同的逻辑状态，以及其中接 收器根据伪比特的逻辑状态是和与该伪比特相邻的比特的逻辑状态相同还是不同来确定 多个数据分量包括有效载荷信息。在特定实施例中，其中多个数据分量不包括有效载荷信息时，发送器设置至少一 个伪比特具有和与该伪比特相邻的比特相同的逻辑状态，以及根据多个数据分量的类型设 置包括与伪比特相邻的比特的预定数量的比特的逻辑状态，以及其中接收器通过检测至少 一个伪比特具有和与该伪比特相邻的比特相同的逻辑状态确定多个数据分量不包括有效 载荷信息。在特定实施例中，其中多个数据分量包括有效载荷信息时，发送器设置伪比特具 有和与该伪比特相邻的比特相同的逻辑状态，以及接收器通过检测伪比特的逻辑状态是否 和与该伪比特相邻的比特的逻辑状态相同来确定多个数据分量是否包括有效载荷信息。在特定实施例中，其中多个数据分量不包括有效载荷信息时，发送器设置伪比特 的逻辑状态不同于与该伪比特相邻的比特的逻辑状态，以及根据多个数据分量的类型设置 包括与伪比特相邻的比特的预定数量的比特的逻辑状态，以及其中，在伪比特的逻辑状态 不同于与该伪比特相邻的比特的逻辑状态时，接收器确定多个数据分量不包括有效载荷信 息，以及通过相互比较预定数量的比特的逻辑状态识别多个数据分量的类型。在特定实施例中，发送器包括用于基于基准时钟信号产生第一时钟信号的延迟锁 定环或锁相环，以及接收器包括用于基于串行数据产生第二时钟信号的延迟锁定环或锁相 环。在特定实施例中，发送器通过响应于第一时钟信号以逐个比特为基础顺序交错多 个数据分量来将多个数据分量转换为串行数据。
在特定实施例中，数据分量包括要在显示设备上显示的显示信息。在特定实施例中，该显示设备包括包含多个像素区域的面板，其中发送器是该显 示设备的控制器的一部分，并且其中接收器是源极驱动器的一部分，该源极驱动器基于多 个数据分量驱动面板的源极线。根据本发明构思的另一实施例，用于发送具有嵌入时钟信息的数据的发送器包 括时钟信号产生器，配置来基于基准时钟信号产生时钟信号，以及数据转换器，配置来响 应于该时钟信号将多个数据分量转换为串行数据。数据转换器按照预定的间隔添加至少一 个伪比特到串行数据，其中该至少一个伪比特指示多个数据分量的类型。在特定实施例中，发送器响应于时钟信号通过以逐个比特为基础顺序交错多个数 据分量来将多个数据分量转换为串行数据。在特定实施例中，数据分量包括要在显示设备上显示的显示信息。


本发明构思的选择的实施例。在附图中，相似参考数字指示相似特征。图1是根据本发明构思的实施例的收发器的框图。图2A是根据本发明构思的实施例的图1的第一时钟信号产生器的框图。图2B是根据本发明构思的实施例的图1的第二时钟信号产生器的框图。图3A是根据本发明构思的另一实施例的图1的第一时钟信号产生器的框图。图;3B是根据本发明构思的另一实施例的图1的第二时钟信号产生器的框图。图4是说明根据本发明构思的实施例的图1的第一数据转换器的框图。图5是说明根据本发明构思的实施例的图1的第二数据转换器的框图。图6是说明能够由图1的收发器处理的示例数据式样的波形图。图7是根据本发明构思的实施例的使用嵌入时钟信号操作收发器的方法的流程 图。图8A到8C是通过图7的方法产生的串行数据的波形图。图9是根据本发明构思的另一实施例的使用嵌入时钟信号操作收发器的方法的 流程图。图IOA到IOC是通过图9的方法产生的串行数据的波形图。图11是根据本发明构思的另一实施例的使用嵌入时钟信号操作收发器的方法的 流程图。图12A到12C是通过图11的方法产生的串行数据的波形图。图13是根据本发明构思的实施例的显示设备的框图。图14是在图13的显示设备中使用的数据的状态图。
具体实施例方式下面参考附图描述本发明构思的实施例。这些实施例展示为教示的示例而不解读 为限制本发明构思的范围。图1是根据本发明构思的实施例的收发器100的框图。参考图1，收发器100包括发送器TX和接收器RX。
发送器TX使用基准时钟信号CLK_REF将多个并行数据分量PDATA_1， PDATA_2,... , PDATA_n转换为串行数据SDATA并且发送串行数据SDATA到接收器RX。发送 器TX包括第一时钟信号产生器110和第一数据转换器120。基准时钟信号CLK_REF和数据 分量PDATA_1，PDATA_2, ... , PDATA_n是根据预定逻辑的操作产生和输出的信号。第一时钟信号产生器110使用基准时钟信号CLK_REF产生和输出第一时钟信号 CLK_1。第一时钟信号产生器110 —般包括锁相环(PLL)或延迟锁定环(DLL)。将参考图 2A或3A更详细地描述第一时钟信号产生器110的实施例。第一数据转换器120响应于第一时钟信号CLK_1将数据分量PDATA_1， PDATA_2，. . .，PDATA_nR换为串行数据SDATA。串行数据SDATA包括关于数据分量PDATA_1， PDATA_2,. . .，PDATA_n和第一时钟信号CLK_1两者的信息。将参考图4更详细地描述第一 数据转换器120的示例配置。第一数据转换器120 —般包括用于将并行接收的数据分量转 换为串行数据的串行化器。第一数据转换器120能够产生具有包含关于数据分量PDATA_1，PDATA_2,..., PDATA_n&类型的信息的至少一个伪比特的串行数据SDATA。伪比特也包括时钟信息。替 换地，第一数据转换器120能够响应于第一时钟信号CLK_1通过以逐个比特为基础顺序交 错数据分量 PDATA_1，PDATA_2,. . .，PDATA_n 来将数据分量 PDATA_1，PDATA_2，. . .，PDATA_ η转换为串行数据SDATA。例如，第一数据转换器120能够产生按照如下顺序的串行数据 SDATA 第一数据PDATA_1的第一比特、第二数据PDATA_2的第一比特、第三数据PDATA_3的 第一比特、第一数据PDATA_1的第二比特、第二数据PDATA_2的第二比特、第三数据PDATA_3 的第二比特。替换地，第一数据转换器120能够响应于第一时钟信号CLK_1通过以逐个比 特为基础顺序交错数据分量PDATA_1，PDATA_2, . . .，PDATA_n并且插入包含关于数据分量 PDATA_1, PDATA_2, . . .，PDATA_n的类型的信息的至少一个伪比特来产生串行数据SDATA。 将参考图6到12C更详细地描述第一数据转换器120的操作的示例。接收器RX使用从发送器TX接收的串行数据SDATA产生第二时钟信号CLK_2，并 且响应于第二时钟信号CLK_2将串行数据SDATA转换为数据分量PDATA_1，PDATA_2,..., PDATA_n。接收器RX包括第二时钟信号产生器150和第二数据转换器160。第二时钟信号产生器150使用串行数据SDATA产生第二时钟信号CLK_2。因为从 发送器TX发送的串行数据SDATA包括关于数据分量PDATA_1，PDATA_2，... , PDATA_n的信 息和时钟信息，第二时钟信号产生器150通过从串行数据SDATA中提取时钟信息产生第二 时钟信号CLK_2。第二时钟信号产生器150 —般包括PLL或DLL。将参考图2B或更详 细地描述第二时钟信号产生器150的配置的示例。第二数据转换器160响应于第二时钟信号CLK_2将串行数据SDATA转换为数据分 量PDATA_1，PDATA_2, ... , PDATA_n。将参考图5更详细地描述第二数据转换器160的示 例。第二数据转换器160能够包括例如用于将串行输入的数据转换为多个并行数据分量的 解串行化器。将参考图6到12C更详细地描述第二数据转换器160的操作的示例。图2A是根据本发明构思的实施例的图1的第一时钟信号产生器110的框图。具 体地，图2A说明其中图1的第一时钟信号产生器110是PLL的实施例。在图2A的实施例中，第一时钟信号产生器110包括相位频率检测器(PFD)210、电 荷泵/环路滤波器(CP/LP) 220、电压受控振荡器(VCO) 230和划分器(DIV) 240 0
PFD 210通过比较基准时钟信号CLK_REF和经划分的时钟信号CLKD来检测相位 差。CP/LP 220将PFD 210的输出信号转换为电压信号并且输出该电压信号作为用于控制 VCO 230的控制电压信号Vctrl。VCO 230响应于控制电压信号Vctrl输出具有预定频率的 第一时钟信号CLK_1。DIV 240通过划分从VCO 230输出的第一时钟信号CLK_1来输出划 分的时钟信号CLKD。第一时钟信号产生器110不要求具有图2A中示出的配置，并且可以具有另外的配 置，只要第一时钟信号CLK_1被适当地产生以用于第一数据转换器120的正常操作。图2B是根据本发明构思的实施例的图1的第二时钟信号产生器150的框图。具 体地，图2B说明其中图1的第二时钟信号产生器150包括时钟信号提取器250和PLL 200 的实施例。参考图1和2B，时钟信号提取器250从串行数据SDATA中提取时钟信号CLKR。在 串行数据SDATA包括包含时钟信息的伪比特时，时钟信号提取器250使用伪比特提取时钟 信号CLKR。替换地，在时钟信息不包括在伪比特中但是包括在串行数据SDATA中时，时钟信 号提取器250使用串行数据SDATA提取时钟信号CLKR。与图2A 类似，PLL 200 包括 PFD 210、CP/LP 220、VCO 230 和 DIV 240。PFD 210通过比较时钟信号CLKR和经划分的时钟信号CLKD来检测相位差。CP/LP 220将PFD 210的输出信号转换为电压信号并且输出该电压信号作为用于控制VCO 230的 控制电压信号Vctrl。VCO 230响应于控制电压信号Vctrl输出具有预定频率的第二时钟 信号CLK_2。DIV 240通过划分从VCO 230输出的第二时钟信号CLK_2来输出划分的时钟 信号CLKD。第二时钟信号产生器150不要求具有图2B中示出的配置，并且可以具有另外的配 置，只要第二时钟信号CLK_2被适当地产生以用于第二数据转换器160的正常操作。图3A是根据本发明构思的另一实施例的图1的第一时钟信号产生器110的框图。 具体地，图3A说明其中图1的第一时钟信号产生器110是DLL的实施例。参考图1和3A，第一时钟信号产生器110包括相位检测器310、延迟控制器320和 延迟单元330。相位检测器310通过比较基准时钟信号CLK_REF和第一时钟信号CLK_1来检 测相位差。延迟控制器320响应于相位检测器310的输出信号输出用于控制延迟单元330 的控制信号CON。延迟单元330响应于控制信号CON输出通过将基准时钟信号CLK_REF延 迟预定的时间获得的第一时钟信号CLK_1。延迟单元330包括多个延迟端(未示出)，其中 每个延迟端包括反相器或触发器。第一时钟信号产生器110不要求具有图3A中示出的配置，并且可以具有另外的配 置，只要第一时钟信号CLK_1被适当地产生以用于第一数据转换器120的正常操作。图;3B是根据本发明构思的另一实施例的图1的第二时钟信号产生器150的框图。 具体地，图:3B说明其中图1的第二时钟信号产生器150包括DLL的实施例。第二时钟信号 产生器150包括时钟信号提取器350和DLL 300。参考图1和3B，时钟信号提取器350从串行数据SDATA中提取时钟信号CLKR。例 如，在串行数据SDATA包括包含时钟信息的伪比特时，时钟信号提取器350使用伪比特提取 时钟信号CLKR。替换地，在时钟信息不包括在伪比特中，但是包括在串行数据SDATA中时， 时钟信号提取器350使用串行数据SDATA提取时钟信号CLKR。
DLL 300包括相位检测器310、延迟控制器320和延迟单元330。相位检测器310 通过比较时钟信号CLKR和第二时钟信号CLK_2来检测相位差。延迟控制器320响应于相 位检测器310的输出信号输出用于控制延迟单元330的控制信号CON。延迟单元330响应 于控制信号CON输出通过将时钟信号CLKR延迟预定的时间获得的第二时钟信号CLK_2。延 迟单元330包括多个延迟端(未示出)，其中每个延迟端包括反相器或触发器。第二时钟信号产生器150不要求具有图:3B中示出的配置，并且可以具有另外的配 置，只要第二时钟信号CLK_2被适当地产生以用于第二数据转换器160的正常操作。图4是说明根据本发明构思的实施例的图1的第一数据转换器120的框图。参考图1和4，第一数据转换器120包括多个触发器410_1，410_2，...，410_n。其 中第一到第η数据分量PDATA_1，PDATA_2，. . .，PDATA_n被并行输入到第一数据转换器120， 第一到第η触发器410_1，410_2，· · ·，410_η响应于第一时钟信号CLK_1的相应的时钟信
号CLK_11、CLK_12.....CLK_ln来延迟输入数据。作为示例，假定第一时钟信号CLK_11、
CLK_12.....CLK_ln按照连续的间隔被顺序地使能。在该示例中，第一数据PDATA_1在初
始间隔期间经由第一触发器410_1输出，第二数据PDATA_2在下一间隔期间经由第二触发 器410_2输出，等等。当在每个间隔中输出每个数据分量的一个比特时，第一到第η数据 PDATA_1, PDATA_2, ... , PDATA_n的各第一比特被顺序包括在串行数据SDATA中，然后第一 到第η数据PDATA_1，PDATA_2, ... , PDATA_n的各第二比特被顺序包括在串行数据SDATA 中。将参考图6到12C更详细地描述第一数据转换器120的操作的示例。图5是根据本发明构思的实施例的图1的第二数据转换器160的框图。参考图1和5，第二数据转换器160包括多个触发器510_1，510_2，...，510_n。其 中从第一数据转换器120输出的串行数据SDATA被输入到第二数据转换器160，第一到第 η触发器510_1，510_2，· · ·，510_η响应于第二时钟信号CLK_2的各自的时钟信号CLK_21、 CLK_22、. . .、CLK_2n来延迟输入数据。作为示例，假定第二时钟信号CLK_21、CLK_22、...、 CLK_2n按照连续的间隔被顺序地使能。在该示例中，串行数据SDATA在初始间隔期间经由 第一触发器510_1输出，然后在下一间隔期间经由第二触发器510_2输出，等等。当如图4在每个间隔中输出每个数据分量的一个比特时，第一到第η触发器 510_1，510_2，. . ·，510_η 以顺序的方式输出第一到第 η 数据 PDATA_1，PDATA_2，. . ·，PDATA_ η的各第一比特，然后输出第一到第η数据PDATA_1，PDATA_2，. . .，PDATA_n的各第二比特。 将参考图6到12C更详细地描述第二数据转换器160的操作的示例。图6是说明图1的数据分量PDATA_1，PDATA_2，. . .，PDATA_n的示例的波形图。为了便于解释，将参考图6描述三个数据分量PDATA_1，PDATA_2，和PDATA_3。可 是，本发明构思的实施例并不局限于三个数据分量，类似于以下描述的方法能够被用于处 理三个以上的数据分量。参考图1和6，第一到第三数据分量PDATA_1，PDATA_2，和PDATA_3分别包括多个 比特=DOOO到D010、DlOO到D110、和D200到D210。虽然图6示出其中第一到第三数据分 量 PDATA_1, PDATA_2，禾口 PDATA_3 分别包括 D000 到 D010, DlOO 到 D110，禾口 D200 到 D210 的 11比特的示例，本发明构思的实施例并不局限于该示例，并且每个数据分量能够包括不同 数量的比特。图7是根据本发明构思的实施例的使用嵌入时钟信号操作收发器的方法的流程图。在以下的说明中，示例方法步骤由括号(SXXX)指示。参考图1到7，第一数据转换器120响应于由第一时钟信号产生器110产生的第一 时钟信号CLK_1将数据分量PDATA_1，PDATA_2, ... , PDATA_n转换为包括至少一个伪比特 的串行数据SDATA(S710)。至少一个伪比特包含关于输入到第一数据转换器120的数据分 量PDATA_1，PDATA_2，... , PDATA_n的类型的信息。替换地，至少一个伪比特包含关于数据 分量PDATA_1，PDATA_2, . . .，PDATA_n的类型的信息以及时钟信息。发送器TX发送串行数据SDATA到接收器RX (S720)，并且接收器RX从发送器TX接 收串行数据SDATA (S730)。第二时钟信号产生器150使用串行数据SDATA产生第二时钟信 号CLK_2 (S740)。第二数据转换器160接收第二时钟信号CLK_2和串行数据SDATA并且响 应于第二时钟信号CLK_2将串行数据SDATA转换为数据分量PDATA_1，PDATA_2，. . .，PDATA_ n(S750)。将参考图8A到8C更详细地描述在图7的方法中第一数据转换器120和第二数据 转换器160的操作。图8A到8C是通过图7的方法产生的串行数据SDATA的波形图。参考图1到8C，在图7的步骤S710中，第一数据转换器120产生图8A、8B或8C形 式的串行数据SDATA。虽然图8A到8C示出其中在伪比特AD之间包括9个数据比特D000、
DOOl.....D008的示例，本发明构思的实施例不局限于这些示例，并且不同数量的数据比特
能够包括在伪比特AD之间。另夕卜，在伪比特AD之间的数据比特D000、DOOl.....D008并
非必须按照图8A到8C示出的顺序来交错，并且数据比特D000、DOOl.....D008能够按照
各种替换的顺序来交错。在图8A到8C中，能够根据数据分量PDATA_1，PDATA_2，. . .，PDATA_n的类型确定 包括伪比特AD的一组比特的逻辑状态。另外，在图8A到8C中，能够通过将包括伪比特AD 的一组比特的逻辑状态相互比较来确定数据分量PDATA_1，PDATA_2，... , PDATA_n的类型。在图8A的示例中，第一数据转换器120根据数据分量PDATA_1，PDATA_2，· · ·， PDATA_n的类型确定包括伪比特AD的两个比特(如，伪比特AD以及与伪比特AD相邻的 第一比特D000)的逻辑状态。在数据分量PDATA_1，PDATA_2, ... , PDATA_n处于第一状态 STATE_1时，第一数据转换器120确定伪比特AD的逻辑状态从而伪比特AD具有和与伪比 特AD相邻的第一比特D000不同的逻辑状态。替换地，在数据分量PDATA_1，PDATA_2，...， PDATA_n处于第二状态STATE_2时，第一数据转换器120确定伪比特AD的逻辑状态从而伪 比特AD具有和与伪比特AD相邻的第一比特D000相同的逻辑状态。在一些实施例中，第一状态STATE_1指示数据分量PDATA_1，PDATA_2，. . .，PDATA_ η包括有效载荷信息，而第二状态STATE_2指示数据分量PDATA_1，PDATA_2, ... , PDATA_n 不包括有效载荷信息。在一些替换的实施例中，第一状态STATE_1指示数据分量PDATA_1， PDATA_2, ... , PDATA_n不包括有效载荷信息，而第二状态STATE_2指示数据分量PDATA_1， PDATA_2, . . .，PDATA_n包括有效载荷信息。包括有效载荷信息的数据分量能够是例如要记录在存储器设备的存储器单元的 数据，或是用于显示设备的显示信息。不包括有效载荷信息的数据分量能够是例如用于正 常操作存储器设备或显示设备所需的附加信息。可是，本发明构思的实施例并不局限于如 上所述分类的有效载荷信息和非有效载荷信息。相反，能够以相似的方式定义和发送各种
11替换类型的信息。第二数据转换器160通过将包括伪比特AD的两个比特(如，伪比特AD以及与伪比 特AD相邻的第一比特D000)的逻辑状态相互比较来确定串行数据SDATA的类型。在伪比 特AD以及与伪比特AD相邻的第一比特D000具有不同的逻辑状态时，第二数据转换器160 确定串行数据SDATA处于第一状态STATE_1。另一方面，在伪比特AD以及与伪比特AD相邻 的第一比特D000具有相同的逻辑状态时，第二数据转换器160确定串行数据SDATA处于第 二状态 STATE_2。在图8B的示例中，根据数据分量PDATA_1，PDATA_2, . . .，PDATA_n的类型确定包 括伪比特AD的三个比特(如，伪比特AD、与伪比特AD相邻的第一比特D000、和与第一比 特D000相邻的第二比特D001)的逻辑状态。例如，在数据分量PDATA_1，PDATA_2，..., PDATA_n处于第一状态STATE_1时，第一数据转换器120确定伪比特AD的逻辑状态从而伪 比特AD具有和与伪比特AD相邻的第一比特D000不同的逻辑状态。在数据分量PDATA_1， PDATA_2, ... , PDATA_n处于第二状态STATE_2时，第一数据转换器120确定伪比特AD具 有和与伪比特AD相邻的第一比特D000相同的逻辑状态以及第一比特D000具有和第一比 特D000相邻的第二比特DOOl相同的逻辑状态。最后，在数据分量PDATA_1，PDATA_2，...， PDATA_n处于第三状态STATE_3时，第一数据转换器120确定伪比特AD具有和与伪比特AD 相邻的第一比特D000相同的逻辑状态以及第一比特D000具有和第一比特D000相邻的第 二比特DOOl不同的逻辑状态。在需要分类数据分量PDATA_1，PDATA_2,... , PDATA_n的类 型时，可以不同地定义第一到第三状态STATE_1、STATE_2和STATE_3。第二数据转换器160通过将包括伪比特AD的三个比特(如，伪比特AD、与伪比特 AD相邻的第一比特D000、和与第一比特D000相邻的第二比特D001)的逻辑状态相互比较 来确定串行数据SDATA的类型。在伪比特AD以及与伪比特AD相邻的第一比特D000具有 不同的逻辑状态时，第二数据转换器160确定串行数据SDATA处于第一状态STATE_1。在伪 比特AD以及与伪比特AD相邻的第一比特D000具有相同的逻辑状态时，以及第一比特D000 和与第一比特D000相邻的第二比特DOOl具有相同的逻辑状态时，第二数据转换器160确 定串行数据SDATA处于第二状态STATE_2。最后，在伪比特AD以及与伪比特AD相邻的第 一比特D000具有相同的逻辑状态时，以及第一比特D000和与第一比特D000相邻的第二 比特DOOl具有不同的逻辑状态时，第二数据转换器160确定串行数据SDATA处于第三状态 STATE_3。类似于图8B的示例，在图8C，根据数据分量PDATA_1，PDATA_2，. . .，PDATA_n的 类型确定包括伪比特AD的三个比特(如，伪比特AD、与伪比特AD相邻的第一比特D000、 和与第一比特D000相邻的第二比特D001)的逻辑状态。例如，在数据分量PDATA_1， PDATA_2, ... , PDATA_n处于第一状态STATE_1时，第一数据转换器120确定伪比特AD的 逻辑状态从而伪比特AD具有和与伪比特AD相邻的第一比特D000相同的逻辑状态。在数 据分量PDATA_1，PDATA_2，... , PDATA_n处于第二状态STATE_2时，第一数据转换器120确 定伪比特AD具有和与伪比特AD相邻的第一比特D000不同的逻辑状态以及第一比特D000 具有和第一比特D000相邻的第二比特DOOl相同的逻辑状态。最后，在数据分量PDATA_1， PDATA_2, ... , PDATA_n处于第三状态STATE_3时，第一数据转换器120确定伪比特AD具 有和与伪比特AD相邻的第一比特D000不同的逻辑状态以及第一比特D000具有和第一比特D000相邻的第二比特DOOl不同的逻辑状态。在需要分类待发送的数据分量PDATA_1， PDATA_2, . . .，PDATA_n的类型时，可以不同地定义第一到第三状态STATE_1、STATE_2和 STATE_3。第二数据转换器160通过将包括伪比特AD的三个比特(如，伪比特AD、与伪比特 AD相邻的第一比特D000、和与第一比特D000相邻的第二比特D001)的逻辑状态相互比较 来确定串行数据SDATA的类型。在伪比特AD以及与伪比特AD相邻的第一比特D000具有 相同的逻辑状态时，第二数据转换器160可以确定串行数据SDATA处于第一状态STATE_1。 另外，在伪比特AD以及与伪比特AD相邻的第一比特D000具有不同的逻辑状态时，以及第 一比特D000和与第一比特D000相邻的第二比特DOOl具有相同的逻辑状态时，第二数据转 换器160确定串行数据SDATA处于第二状态STATE_2。最后，在伪比特AD以及与伪比特AD 相邻的第一比特D000具有不同的逻辑状态时，以及第一比特D000和与第一比特D000相邻 的第二比特DOOl具有不同的逻辑状态时，第二数据转换器160确定串行数据SDATA处于第 三状态STATE_3。图9是根据本发明构思的另一实施例的使用嵌入时钟信号操作收发器的方法的 流程图。参考图1到6和图9，第一数据转换器120响应于由第一时钟信号产生器110产生 的第一时钟信号CLK_1通过以逐个比特为基础顺序交错数据分量PDATA_1，PDATA_2,...， PDATA_n 来将数据分量 PDATA_1，PDATA_2, . . .，PDATA_n 转换为串行数据 SDATA(S910)。 发送器TX向接收器RX发送串行数据SDATA(S920)，并且接收器RX从发送器TX接收串 行数据SDATA(S920)。第二时钟信号产生器150使用串行数据SDATA产生第二时钟信号 CLK_2 (S940)。第二数据转换器160接收第二时钟信号CLK_2和串行数据SDATA并且响应 于第二时钟信号CLK_2将串行数据SDATA转换为数据分量PDATA_1，PDATA_2, . . .，PDATA_ n(S950)。将参考图IOA到IOC更详细地描述在图9的方法中第一数据转换器120和第二数 据转换器160的操作。图IOA到IOC是通过图9的方法产生的串行数据SDATA的波形图。参考图1到6和图9到10C，在图9的步骤S910中，第一数据转换器120产生 图10AU0B或IOC所示形式的串行数据SDATA。为了便于解释，将假设第一到第三数据分 量PDATA_1，PDATA_2，和PDATA_3被输入到第一数据转换器120，其将第一到第三数据分量 PDATA_1, PDATA_2，和PDATA_3转换为串行数据SDATA。可是，本发明构思的实施例不局限 于该示例。在图IOA的示例中，第一数据转换器120通过顺序交错第一数据PDATA_1的一 个比特、第二数据PDATA_2的一个比特、和第三数据PDATA_3的一个比特来产生串行数据 SDATA0因此，串行数据SDATA按照如下顺序产生第一数据PDATA_1的第一比特D000、第二 数据PDATA_2的第一比特D100、第三数据PDATA_3的第一比特D200、第一数据PDATA_1的 第二比特DOOl、第二数据PDATA_2的第二比特D101、第三数据PDATA_3的第二比特D201，等寸。在图IOB的示例中，第一数据转换器120通过顺序交错第一数据PDATA_1的一 个比特、第三数据PDATA_3的一个比特和第二数据PDATA_2的一个比特来产生串行数据SDATA0因此，串行数据SDATA按照如下顺序产生第一数据PDATA_1的第一比特D000、第三 数据PDATA_3的第一比特D200、第二数据PDATA_2的第一比特D100、第一数据PDATA_1的 第二比特DOOl、第三数据PDATA_3的第二比特D201、第二数据PDATA_2的第二比特D101，等等。在图IOC的示例中，第一数据转换器120通过顺序交错第二数据PDATA_2的一 个比特、第一数据PDATA_1的一个比特、和第三数据PDATA_3的一个比特来产生串行数据 SDATA0因此，串行数据SDATA按照如下顺序产生第二数据PDATA_2的第一比特D100、第一 数据PDATA_1的第一比特D000、第三数据PDATA_3的第一比特D200、第二数据PDATA_2的 第二比特DlOl、第一数据PDATA_1的第二比特D001、第三数据PDATA_3的第二比特D201，等等。图IOA到IOC说明在图9的步骤S910中产生的串行数据SDATA的示例。可是，本 发明构思的实施例不局限于这些示例，并且串行数据SDATA能够按照其中数据分量被顺序 交错的其他形式来产生。图11是根据本发明构思的另一实施例的使用嵌入时钟信号操作收发器的方法的 流程图。参考图1到11，第一数据转换器120响应于由第一时钟信号产生器110产生的 第一时钟信号CLK_1通过以逐个比特为基础顺序交错数据分量PDATA_1，PDATA_2,...， PDATA_n和插入至少一个伪比特来将数据分量PDATA_1，PDATA_2, . . .，PDATA_n转换为串 行数据SDATA(Si 110)。步骤SlllO结合了图7的步骤S710和图9的步骤S910。如图7所 述的，该至少一个伪比特典型地包括关于输入到第一数据转换器120的数据分量PDATA_1， PDATA_2, . . .，PDATA_n的类型的信息。替换地，该至少一个伪比特可以包括关于数据分量 PDATA_1，PDATA_2，. . .，PDATA_n的类型的信息和时钟信息。发送器TX向接收器RX发送串 行数据SDATA (S1120)，并且接收器RX从发送器TX接收串行数据SDATA (S1130)。第二时钟 信号产生器150使用串行数据SDATA产生第二时钟信号CLK_2(S1140)。第二数据转换器 160接收第二时钟信号CLK_2和串行数据SDATA并且响应于第二时钟信号CLK_2将串行数 据 SDATA 转换为数据分量 PDATA_1，PDATA_2, . . .，PDATA_n (S1150)。将参考图12A到12C更详细地描述在图11的方法中第一数据转换器120和第二 数据转换器160的操作。图12A到12C是通过图11的方法产生的串行数据SDATA的波形图。图12A到12C的串行数据SDATA的比特按照和图IOA的串行数据SDATA的相同顺 序来交错，并且伪比特在预定的间隔处添加在交错的比特之间。另外，图12A说明按照和图 8A描述的相同方式，图1的第一数据转换器120根据要发送的数据的类型确定每个伪比特 AD的逻辑状态，以及图1的第二数据转换器160根据确定的每个伪比特AD的逻辑状态确定 接收的数据的类型。图12B说明按照和图8B描述的相同方式，图1的第一数据转换器120 根据要发送的数据的类型确定每个伪比特AD的逻辑状态，以及图1的第二数据转换器160 根据确定的每个伪比特AD的逻辑状态确定接收的数据的类型。图12C说明按照和图8C描 述的相同方式，图1的第一数据转换器120根据要发送的数据的类型确定每个伪比特AD的 逻辑状态，以及图1的第二数据转换器160根据确定的每个伪比特AD的逻辑状态确定接收 的数据的类型。
在图12A的示例中，第一数据转换器120通过顺序交错第一数据PDATA_1的一 个比特、第二数据PDATA_2的一个比特、和第三数据PDATA_3的一个比特来产生串行数据 SDATA0因此，串行数据SDATA按照如下顺序产生第一数据PDATA_1的第一比特D000、第二 数据PDATA_2的第一比特D100、第三数据PDATA_3的第一比特D200、第一数据PDATA_1的 第二比特DOOl、第二数据PDATA_2的第二比特D101、第三数据PDATA_3的第二比特D201，等寸。另外，第一数据转换器120根据数据分量PDATA_1，PDATA_2，... , PDATA_n的类型 确定包括伪比特AD的两个比特(如，伪比特AD以及与伪比特AD相邻的第一比特D000)的 逻辑状态。在数据分量PDATA_1，PDATA_2，... , PDATA_n处于第一状态STATE_1时，第一数 据转换器120确定伪比特AD的逻辑状态从而伪比特AD具有和与伪比特AD相邻的第一比 特D000不同的逻辑状态。另外，在数据分量PDATA_1，PDATA_2, ... , PDATA_n处于第二状 态STATE_2时，第一数据转换器120确定伪比特AD的逻辑状态从而伪比特AD具有和与伪 比特AD相邻的第一比特D000相同的逻辑状态。图12A的示例结合了图8A的示例和图IOA的示例的各种特征，从而省去重复特征 的详细说明以避免冗余。与图12A的示例类似，在图12B的示例中，第一数据转换器120通过顺序交错第一 数据PDATA_1的一个比特、第二数据PDATA_2的一个比特、和第三数据PDATA_3的一个比特 来产生串行数据SDATA。另外，根据数据分量PDATA_1，PDATA_2，. . .，PDATA_n的类型确定包 括伪比特AD的三个比特(S卩，伪比特AD、与伪比特AD相邻的第一比特D000、和与第一比特 D000相邻的第二比特D001)的逻辑状态。例如，在数据分量？0414_1沖0414_2，...沖04丁八_ η处于第一状态STATE_1时，第一数据转换器120确定伪比特AD的逻辑状态从而伪比特AD 具有和与伪比特AD相邻的第一比特D000不同的逻辑状态。另外，在数据分量PDATA_1， PDATA_2, ... , PDATA_n处于第二状态STATE_2时，第一数据转换器120确定伪比特AD具 有和与伪比特AD相邻的第一比特D000相同的逻辑状态以及第一比特D000具有和第一比 特D000相邻的第二比特DOOl相同的逻辑状态。最后，在数据分量？041々_1沖0414_2，...， PDATA_n处于第三状态STATE_3时，第一数据转换器120确定伪比特AD具有和与伪比特AD 相邻的第一比特D000相同的逻辑状态，以及第一比特D000具有和第一比特D000相邻的第 二比特DOOl不同的逻辑状态。在需要分类数据分量PDATA_1，PDATA_2，... , PDATA_n的类 型时，可以不同地定义第一到第三状态STATE_1、STATE_2和STATE_3。图12B的示例结合了图8A的示例和图IOB的示例的各种特征，从而省去重复特征 的详细说明以避免冗余。与图12A和12B的示例类似，在图12C的示例中，第一数据转换器120通过顺序 交错第一数据PDATA_1的一个比特、第二数据PDATA_2的一个比特、和第三数据PDATA_3 的一个比特来产生串行数据SDATA。另外，类似于图12B的示例，根据数据分量PDATA_1， PDATA_2，. . .，PDATA_n的类型确定包括伪比特AD的三个比特(即，伪比特AD、与伪比特AD 相邻的第一比特D000、和与第一比特D000相邻的第二比特D001)的逻辑状态。例如，在数 据分量PDATA_1，PDATA_2，... , PDATA_n处于第一状态STATE_1时，第一数据转换器120确 定伪比特AD的逻辑状态从而伪比特AD具有和与伪比特AD相邻的第一比特D000相同的 逻辑状态。另外，在数据分量PDATA_1，PDATA_2, ... , PDATA_n处于第二状态STATE_2时，
15第一数据转换器120确定伪比特AD具有和与伪比特AD相邻的第一比特D000不同的逻辑 状态以及第一比特D000具有和第一比特D000相邻的第二比特DOOl相同的逻辑状态。最 后，在数据分量PDATA_1，PDATA_2, ... , PDATA_n处于第三状态STATE_3时，第一数据转换 器120确定伪比特AD具有和与伪比特AD相邻的第一比特D000不同的逻辑状态，以及第一 比特D000具有和第一比特D000相邻的第二比特DOOl不同的逻辑状态。在需要分类要发 送的数据分量PDATA_1，PDATA_2，，. .，PDATA_n的类型时，可以不同地定义第一到第三状态 STATE_1、STATE_2 禾P STATE_30图12C的示例结合了图8A的示例和图IOC的示例的各种特征，从而出于简洁省去 重复特征的详细说明。已经参考图IOA示出的串行数据SDATA描述了图12A到12C。可是，本发明构思的 实施例不局限于这些示例，并且能够以各种方式修改，诸如在图9到IOC中示出的那些，其 中串行数据SDATA具有不同的顺序。图13是根据本发明构思的实施例的显示设备1300的框图。参考图13，显示设备1300包括面板1310、源极驱动器1320、栅极驱动器1330和控 制器1340。面板1310包括多个像素区域。多个栅极线Gl到和源极线Sl到Sn以矩阵 的形式布置在面板1310上，并且栅极线Gl到和源极线Sl到Sn的交叉点被定义为多个
像素区域。控制器1340控制源极驱动器1320和栅极驱动器1330。控制器1340从外部系统 (未示出)接收多个控制信号和数据信号。控制器1340响应于接收的控制信号和数据信 号产生栅极控制信号GC和源极控制信号SC，输出栅极控制信号GC到栅极驱动器1330，以 及输出源极控制信号SC到源极驱动器1320。如上所述，控制器1340将多个接收的数据分 量转换为串行数据并且发送串行数据到源极驱动器1320。控制器1340可以类似于图1到 12C的发送器TX来操作。栅极驱动器1330响应于栅极控制信号GC向栅极线Gl到&ι顺序地提供栅极驱动 信号，而面板1310经由栅极线Gl到接收该栅极驱动信号。每次栅极线GL被顺序选择 时源极驱动器1320响应于源极控制信号SC经由源极线Sl到Sn向面板1310提供预定的 灰度电压。如上所述，源极驱动器1320将从控制器1340接收的串行数据转换为数据分量。 例如，控制器1340可以类似于图1到12C中描述的接收器RX来操作。图14是在图13的显示设备1300中使用的数据的状态图。参考图1到14，在显示设备1300中使用的数据能够具有各种状态。例如，在图14 的示例中，在显示设备1300中使用的数据具有指示数据包括关于显示设备1300的操作的 信息的状态C0NFIG_STATE、指示数据包括显示信息的状态DPDATA_STATE、和指示数据包括 用于维持该显示信息达预定持续时间的信息的状态HBP_STATE。作为示例，在必须发送和接 收仅包括关于是否该数据包括显示信息的信息的数据的情况下，能够使用图8A或12A的实 施例。例如，在发送和接收具有数据中三个状态的一个或两个状态的信息的数据时，能够使 用图8A或12A的实施例。类似地，在发送和接收的数据具有关于三个状态的信息时，能够 使用图8B、8C、12B或12C的实施例。虽然图14示出其中显示设备1300中使用的数据具有三个状态的示例，本发明构 思的实施例不局限于该示例，能够在数据中携带关于其他类型的状态或关于其他数量的状态的信息。 前述为实施例的说明且不应解读为限制本发明。虽然已经描述若干实施例，但是 本领域技术人员将容易看到在不实质上背离本发明构思的新颖性教导和优点的情况下， 在这些实施例中众多修改是可能的。因此，全部此类修改意图包括在如权利要求定义的本 发明构思的范围中。
权利要求
1.一种操作收发器的方法，包括响应于第一时钟信号将多个数据分量转换为串行数据；发送和接收串行数据；依据串行数据产生第二时钟信号；以及响应于第二时钟信号将串行数据转换为多个数据分量，其中将多个数据分量转换为串行数据的步骤包括按照预定的间隔添加至少一个伪比 特到串行数据，该至少一个伪比特指示多个数据分量的类型。
2.根据权利要求1所述的方法，其中将多个数据分量转换为串行数据的步骤包括根 据多个数据分量的类型，将至少一个伪比特设置为和与该伪比特相邻的比特的逻辑状态相 同或不同的逻辑状态，以及其中将串行数据转换为多个数据分量的步骤包括通过比较与 伪比特相邻的比特的逻辑状态和伪比特的逻辑状态来识别多个数据分量的类型。
3.根据权利要求1所述的方法，其中将多个数据分量转换为串行数据的步骤包括通 过根据多个数据分量的类型，设置包括伪比特的预定数量的比特的逻辑状态来产生串行数 据，以及其中将串行数据转换为多个数据分量的步骤包括通过相互比较该预定数量的比 特的逻辑状态来识别多个数据分量的类型。
4.根据权利要求1所述的方法，其中将多个数据分量转换为串行数据的步骤包括在多个数据分量包括有效载荷信息时，将至少一个伪比特设置为和与该至少一个伪比 特相邻的比特不同的逻辑状态；在多个数据分量不包括有效载荷信息时，将至少一个伪比特设置为和与伪比特相邻的 比特相同的逻辑状态；以及其中多个数据分量不包括有效载荷信息时，根据多个数量分量的类型来设置包括与伪 比特相邻的比特的预定数量的比特的逻辑状态。
5.根据权利要求1所述的方法，其中将多个数据分量转换为串行数据的步骤包括在数据分量包括有效载荷信息时，将伪比特设置为和与该伪比特相邻的比特的逻辑状 态相同的逻辑状态；在数据分量不包括有效载荷信息时，将伪比特设置为和与该伪比特相邻的比特的逻辑 状态不同的逻辑状态；以及其中数据分量不包括有效载荷信息时，根据数量分量的类型来设置包括与该伪比特相 邻的比特的预定数量的比特的逻辑状态。
6.根据权利要求1所述的方法，其中将串行数据转换为多个数据分量的步骤包括在伪比特的逻辑状态不同于与该伪比特相邻的比特的逻辑状态时，确定多个数据分量 包括有效载荷信息；在伪比特的逻辑状态和与该伪比特相邻的比特的逻辑状态相同时，确定多个数据分量 不包括有效载荷信息；以及其中多个数据分量不包括有效载荷信息时，通过相互比较包括该伪比特的预定数量的 比特的逻辑状态来确定多个数据分量的类型。
7.根据权利要求1所述的方法，其中将串行数据转换为数据分量的步骤包括在伪比特具有和与该伪比特相邻的比特相同的逻辑状态时，确定多个数据分量包括有 效载荷信息；在伪比特具有和与该伪比特相邻的比特不同的逻辑状态时，确定数据分量不包括有效 载荷信息；以及其中数据分量不包括有效载荷信息时，通过相互比较包括该伪比特的预定数量的比特 的逻辑状态来确定数据分量的类型。
8.根据权利要求1所述的方法，还包括使用延迟锁定环或锁相环从基准时钟信号中 产生第一时钟信号。
9.根据权利要求1所述的方法，其中通过响应于第一时钟信号以逐个比特为基础顺序 交错多个数据分量来将多个数据分量转换为串行数据。
10.一种收发器，包括发送器，配置来响应于第一时钟信号将多个数据分量转换为串行数据并且发送串行数 据；和接收器，配置来接收串行数据并且响应于依据串行数据产生的第二时钟信号将串行数 据转换为多个数据分量，其中发送器按照预定的间隔添加至少一个伪比特到串行数据，该至少一个伪比特包括 关于多个数据分量的类型的信息。
11.根据权利要求10所述的收发器，其中发送器根据多个数据分量的类型，将至少一 个伪比特设置为具有和与该伪比特相邻的比特相同的逻辑状态或不同的逻辑状态，以及其 中接收器通过比较与伪比特相邻的比特的逻辑状态和至少一个伪比特的逻辑状态来识别 多个数据分量的类型。
12.根据权利要求10所述的收发器，其中发送器通过根据多个数据分量的类型，设置 包括伪比特的预定数量的比特的逻辑状态来产生串行数据，以及其中接收器通过相互比较 该预定数量的比特的逻辑状态来识别多个数据分量的类型。
13.根据权利要求10所述的收发器，其中发送器根据多个数据分量是否包括有效载荷 信息来将伪比特的逻辑状态设置为和与该伪比特相邻的比特相同的逻辑状态或不同的逻 辑状态，以及其中接收器根据伪比特的逻辑状态是和与该伪比特相邻的比特的逻辑状态相 同还是不同来确定多个数据分量包括有效载荷信息。
14.根据权利要求13所述的收发器，其中多个数据分量不包括有效载荷信息时，发送 器设置至少一个伪比特具有和与该伪比特相邻的比特相同的逻辑状态，以及根据多个数据 分量的类型设置包括与伪比特相邻的比特的预定数量的比特的逻辑状态，以及其中接收器 通过检测至少一个伪比特具有和与该伪比特相邻的比特相同的逻辑状态来确定多个数据 分量不包括有效载荷信息。
15.根据权利要求10所述的收发器，其中多个数据分量包括有效载荷信息时，发送器 设置伪比特具有和与该伪比特相邻的比特相同的逻辑状态，以及接收器通过检测伪比特的 逻辑状态是否和与该伪比特相邻的比特的逻辑状态相同来确定多个数据分量是否包括有 效载荷信息。
16.根据权利要求15所述的收发器，其中多个数据分量不包括有效载荷信息时，发送 器设置伪比特的逻辑状态不同于与该伪比特相邻的比特的逻辑状态，以及根据多个数据分 量的类型设置包括与伪比特相邻的比特的预定数量的比特的逻辑状态，以及其中，在伪比 特的逻辑状态不同于与该伪比特相邻的比特的逻辑状态时，接收器确定多个数据分量不包括有效载荷信息，以及通过相互比较预定数量的比特的逻辑状态识别多个数据分量的类型。
17.根据权利要求10所述的收发器，其中发送器包括用于基于基准时钟信号产生第一 时钟信号的延迟锁定环或锁相环，以及接收器包括用于基于串行数据产生第二时钟信号的 延迟锁定环或锁相环。
18.根据权利要求10所述的收发器，其中发送器通过响应于第一时钟信号以逐个比特 为基础顺序交错多个数据分量来将多个数据分量转换为串行数据。
19.根据权利要求10所述的收发器，其中多个数据分量包括要在显示设备上显示的显示信息。
20.根据权利要求19所述的收发器，其中该显示设备包括包含多个像素区域的面板， 其中发送器是该显示设备的控制器的一部分，并且其中接收器是源极驱动器的一部分，该 源极驱动器基于多个数据分量驱动面板的源极线。
全文摘要
一种收发器包括发送器，用来响应于第一时钟信号将多个数据分量转换为串行数据并且发送串行数据；和接收器，用来接收串行数据并且响应于依据串行数据产生的第二时钟信号将串行数据转换为多个数据分量。发送器按照预定的间隔添加至少一个伪比特到串行数据。该至少一个伪比特包括关于多个数据分量的类型的信息。
文档编号H04B1/38GK102148625SQ20111003509
公开日2011年8月10日 申请日期2011年2月9日 优先权日2010年2月5日
发明者吴云泽, 李周桓, 李在烈, 辛钟信, 金晋镐, 金泰镇 申请人:三星电子株式会社