专利名称：一种交调仪多总线通信系统的制作方法
技术领域：
本发明涉及通信领域，特别是涉及一种交调仪多总线通信系统。
背景技术：
交调仪也叫做无源互调分析仪，测量频谱落入分析仪测量频带内的IM产物。在射频或微波多载通讯系统中，交调失真对模拟微波通信来说，会产生临近信道 的串扰；对射频通信来说，会降低系统的频谱利用率，并使误码率恶化。目前交调仪控制主机的通信方式大多是基于RS485总线或者基于单片机的多总 线通信。RS485的通信方式速度比较慢，而基于单片机的通信，IO端口数量受到限制，CPU 的主频利用率不高，也会影响到接口的通信，而对外围模块的控制会占用CUP的资源。因此 需要一种有效的交调仪通信方式，实现对主机通信的控制。
发明内容
为解决上述技术问题，本发明实施例提供一种交调仪多总线通信系统，使用工控 板，通过PC104总线，使用FPGA对所述PC104总线进行扩展的多总线通信方式，提交了通信 速度，节约了通信资源。技术方案如下一种交调仪多总线通信系统，包括工控机；通过PC104总线与所述工控机相连接，用于对所述PC104总线进行总线扩展的 FPGA扩展板；分别与所述FPGA扩展板相连接，用于产生频率信号并控制输出功率的第一信源 模块和第二信源模块；与所述FPGA扩展板相连接，将所述第一信源模块及第二信源模块产生的信号进 行放大，并在所述第一信源模块及第二信源模块的控制下产生输出功率，进入被测设备，产 生互调信号的功放模块；与所述FPGA扩展板相连接，对所述功放模块在被测设备中产生的互调信号进行 检测的接收机模块。上述的系统，优选的，还包括与所述FPGA扩展板相连接，用于控制信号切换及辅助所述第一信源模块、第二信 源模块、功放模块和接收机模块进行工作的辅助模块。上述的系统，优选的，所述FPGA扩展板包括总线隔离芯片、参考时钟、FPGA芯片 和供电电源；其中所述总线隔离芯片与所述FPGA芯片相连接，用于保护所述FPGA芯片稳定传 输数据；所述参考时钟与所述FPGA芯片相连接，为所述FPGA芯片提供心跳时钟；
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所述供电电源与所述FPGA芯片连接，为所述FPGA芯片供电；所述FPGA芯片用于对所述PC104总线逻辑时序进行转换。上述的系统，优选的，所述工控机为ZiB0_i3270工控机。上述的系统，优选的，所述功放模块包括第一功率放大器和第二功率放大器；所述第一功率放大器和第二功率放大器用于对所述第一信源模块及所述第二信 源模块产生的信号进行放大。上述的系统，优选的，所述FPGA扩展板通过编写FPGA程序实现对所述PC104总线 的扩展，具体包括总线扩展、串行接口扩展和IO控制口扩展。上述的系统，优选的，所述FPGA扩展板对所述PC104总线进行扩展后，扩展的总线 包括I-BUS总线、SPI总线和I2C总线。上述的系统，优选的，所述FPGA扩展板对所述PC104总线进行扩展后，扩展的串行 接口包括UART控制口。上述的系统，优选的，所述FPGA扩展板对所述PC104总线进行扩展后，扩展的IO 控制口包括IO控制口。上述的系统，优选的，所述PC104总线包括控制信号线、地址信号线和数据信号线。由以上本发明实施例提供的技术方案可见，本发明提供的一种交调仪多总线通信 系统，其中交调仪中使用了工控板，通过PC104总线，使用FPGA扩展板通过编写FPGA程序 对所述PC104总线进行扩展，实现总线时序的转换；解决了工控板总线通信方式短缺的问 题，丰富了外围设备的通信方式和IO端口 ；同时FPGA的通信频率高，提高了总线的速率和 吞吐量；另外FPGA扩展板可以独立于工控板，单独完成对外围模块进行同步或异步的控制 和通信，不占用主控板CPU的资源，还可以对设备进行并行控制通信。
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述 中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载 的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据 这些附图获得其他的附图。图1为本发明实施例提供的一种交调仪总线通信系统的结构示意图；图2为本发明实施例提供的FPGA扩展板的原理组成示意图；图3为本发明实施例提供的一种交调仪总线通信系统的多总线扩展原理图；图4为本发明实施例提供的PC104总线8位数据读写时序图；图5为本发明实施例提供的SPI总线读写时序图；图6为本发明实施例提供的I2C总线读写时序图；图7为本发明实施例提供的USRT接口读写时序图；图8为本发明实施例提供的I-BUS总线读写时序图；图9为本发明实施例提供IO控制原理图。
具体实施例方式为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的 附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是 本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员 在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。本申请实施例提供的一种交调仪总线通信系统的结构示意图如图1所示，包括 工控机101、FPGA扩展板102、第一信源模块104、第二信源模块105、功放模块106和接收 机模块107 ；其中所述工控机101可采用ZiB0_i3270工控机；工控机101是交调仪的主控设 备，使用了 htel的CPU，预装windows XP操作系统，具备PC104总线接口。本申请实施例 提供的工控机101可以采用具备PC104总线的其它多种工控机；FPGA扩展板102通过PC104总线103与所述工控机101相连接；负责对工控机 PC104总线进行总线扩展；本申请实施例提供的FPGA扩展板可将PC104总线转换成多种总 线数据或者控制信号，进行数据传输和控制；PC104总线103是工控板101对外的扩展接口，PC104总线包括三种信号线控制 线111，地址线112和数据线113;第一信源模块104和第二信源模块105分别与所述FPGA扩展板102相连接，所述 第一信源模块104和第二信源模块105分别用于产生一定频率的信号，并能够控制输出功 率；功放模块106与所述FPGA扩展板102相连接，用于根据所述第一信源模块104和 第二信源模块105的控制，分别将所述第一信源模块104和第二信源模块105产生的信号 放大后，以一定的功率输出，进入被测设备，在被测设备中产生互调信号；接收机模块107与所述FPGA扩展板102相连接，用于检测功放模块106输出的信 号在被测设备中产生的互调信号。上述系统中，功放模块106包括第一功率放大器109和第二功率放大器110 ；所述第一功率放大器109和第二功率放大器110用于对所述第一信源模块104及 所述第二信源模块105产生的信号进行放大。本申请实施例提供的交调仪多总线通信系统中，还设置有辅助模块108 ；辅助模块108与所述FPGA扩展板102相连接，用于控制射频信号的切换，并辅助 所述第一信源模块104、第二信源模块105、功放模块106和接收机模块107进行工作。本申请实施例提供的交调仪多总线通信系统中，FPGA扩展板102，是沟通工控机 和其它各个模块的桥梁，辅助工控机对交调仪各个模块进行控制和数据传输，是整个数字 通信最核心的部分。为了更加清晰的FPGA扩展板对总线的扩展过程进行描述，本申请实施例提供 FPGA扩展的原理组成示意图如图2所示，FPGA扩展板包括总线隔离芯片201、50MHz参考 时钟203、FPGA芯片202和供电电源204 ；图2详细说明了 FPGA扩展板通过FPGA编程将PC104总线协议转换为其它总线协 议的过程。50MHz参考时钟203，为FPGA芯片202提供心跳时钟。
总线隔离芯片201，隔离外围设备和FPGA芯片202连接的电平，保护FPGA芯片 202，稳定传输的数据；供电电源204可为DC-DC电源，用于为FPGA扩展板供电，提供的电压有1. 8V, 2. 5V,3. 3V,5V, 12V ；FPGA芯片202用于PC104总线和其它总线逻辑时序的转换。本申请实施例提供的交调仪通信系统的多总线扩展原理图如图3所示，图3说明 了 FPGA扩展板通过编写FPGA程序实现了如下的总线和控制线类型的时序转换，可以相互 进行数据通信；FPGA扩展板，当前扩展的总线和控制口列表如下扩展的总线I-BUS总线、SPI总线和I2C总线(也叫做IIC总线)；扩展的串行接口 UART控制口 ；扩展的IO控制口 10控制口。本申请实施例提供的FPGA扩展板扩展的总线和控制口的读写及控制时序过程分 别如图4 图9所示；首先对本申请实施例提供的PC104总线8位数据读写时序图进行描述，图4说明 了工控板产生的PC104总线逻辑时序，通过编写FPGA程序，对PC104总线时序进行解析。如 图4所示，当WRITE控制时，FPGA从PC104总线接收数据；当READ控制时，FPGA往PC104总 线发送数据；BCLK 为PC104总线的系统时钟，频率为8MHz，信号由工控机产生。BALE 为PC104总线的地址锁存控制信号，信号由工控机产生；AEN 为PC104总线的地址使能信号，信号由工控机产生；SA0-SA19 为PC104总线的地址线，这里只是用了 SA0-SA15，为16位地址线，信号
由工控机产生；IOR, IOffC 为PC104总线的读写控制线，信号由工控机产生；SD0-SD7 为PC104总线的数据线，读取时信号由FPGA芯片产生。写数据时信 号由工控机产生。这样实现了数据的收发传送；其中以上时序过程中每个读写周期为4个时钟脉冲。本申请实施例提供的FPGA扩展板扩展的SPI总线读写时序图如图5所示，FPGA产 生的SPI读写时序图，注解如下图5详细说明了，PC104总线时序<------> [SPI总线时序，相互转化的过程(A)FPGA解析PC104总线的协议，接收数据后，将该数据转化为SPI协议的总线时 序，将数据往下传送；(B) FPGA产生SPI读取时序，读取到数据后，转换为PC104总线的时序，把数据回传 给工控机；SCK =SPI 总线时钟；CLKPOL 定义了时钟脉冲的相位模式，CLKPOL = 0时，SCK产生先高后低的相位时 钟脉冲；CLKPOL = 1时，SCK产生线低后高的相位时钟脉冲；MOSI 主出从入，往从设备写数据；
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MISO 主入从出，从从设备读取数据；SS#:为从设备片选信号线。本申请实施例提供的FPGA扩展板扩展的I2C总线读写时序图如图6所示；FPGA产 生的I2C读写时序图，注解如下图6详细说明了，PC104总线时序<------> [I2C总线时序，相互转化的过程(A)FPGA解析PC104总线的协议，接收数据后，将该数据转化为I2C协议的总线时 序，将数据往下传送；(B) FPGA产生I2C读取时序，读取到数据后，转换为PC104总线的时序，把数据回传 给工控机；SDA :I2C总线的数据线，负责数据的读写传送；SCL :I2C总线的时钟线，提供总线的同步时钟；I2C数据帧格式START 数据帧的起始标志位；ADDRESS 为7位从设备的地址数据；R/W 为I2C总线读写控制位；ACK 为I2C总线地址传送的应答码；DATA 为8位总线传送的数据；ACK 为I2C总线数据传送的应答码；STOP 为I2C总线数据传送完成的结束标志位。本申请实施例提供的FPGA扩展板扩展的USRT接口读写时序图如图7所示，FPGA 产生的UART读写时序图，注解如下图7详细说明了，PC104总线时序
<------>UART时序，相互转化的过程(A)FPGA解析PC104总线的协议，接受数据后，将该数据转化为UART协议的时序， 将数据往下传送；(B) FPGA产生UART读取时序，读取到数据并进行缓冲，等待工控机通过PC104总线 读取数据；RX/TX =UART的收发数据线，负责数据的读写传送；CLOCK =UART的时钟线，兼容常用的波特率数据传送；UART数据采样，使用8倍的时钟采样1个bit。当CLOCK完成64 (8*8 = 64)个时 钟脉冲时，就可以完成D0-D7，8个bit的数据采样，合1个Byte的数据的收发。本申请实施例提供的FPGA扩展板扩展的I-BUS总线读写时序图如图8所示；FPGA 产生的I-BUS读写时序图，注解如下图8详细说明了，PC104总线时序
<------>I-BUS总线时序，相互转化的过
程(A)FPGA解析PC104总线的协议，接收数据后，将该数据转化为I-BUS总线协议的 时序，将数据往下传送；(B) FPGA产生I-BUS读取时序，读取到数据后，转换为PC104总线的时序，把数据回 传给工控机；CLK I-BUS 总线时钟；
SA
16 位地址线；SD
16位地址数据线；CS:总线片选信号;I0R#:读信号控制线；I0W#:写信号控制线；读取数据时(1)SA[15:0]把地址数据放到地址总线上；(2)CS片选信号拉低，使能并占用总线；(3) I0R#读信号拉低，T3 一个时钟脉冲，采样数据总线上的数据；(4) SD [15:0]把数据总线上的数据读取出来，完成一个读取数据的控制逻辑；写数据时(1)SA[15:0]把地址数据放到地址总线上；(2)CS片选信号拉低，使能并占用总线；(3) I0ff#写信号拉低，T3 一个时钟脉冲，完成把数据放到数据总线的动作；(4) SD [15:0]把数据放到数据总线，完成一个写数据的控制逻辑。本申请实施例提供的FPGA扩展板扩展的IO读写时序图如图9所示；FPGA产生IO 控制原理图，注解如下图9详细说明了，PC104总线时序
<------>IO控制，相互转化的过程(A)FPGA解析PC104总线的协议，接受数据后，将1个字节的数据的每一位，和 FPGA的管脚关联起来，控制FPGA管脚IO的电平；⑶FPGA将IO管脚的状态映射为数据，转换为PC104总线的时序，把管脚状态数据 回传给工控机。IByte :1个字节的数据；B将IByte数据转换为每一位的IO的控制信号。Bx = 1时，管脚是高电平， = 0时，管脚为低电平。通过以上描述可知，本申请实施例提供的交调仪多总线通信系统，采用 FPGA (Field-programmable gate array，现场可编程门阵列)对PC104总线进行扩展，通过 编程实现硬件总线时序的转换，从而达到多总线通信，沟通工控板和外围各模块的目的。扩展出如下总线I-BUSGnternalBUS), SPI 总线(krial Peripheral Interface Bus)，I2C 总线 Qnter IC Bus)扩展出如下功能接口 UART (Universal asynchronous receiver/transmitter), IO(Input and Output)。本申请实施例提供的系统具有以下有益效果通过扩展把PC104总线的通信数据转换到I-BUS，SPI, I2C，UART, IO等的通信方 式，进行数据传送和控制；FPGA逻辑器件，多达几百个IO 口，极大地丰富了普通的IO端口。这里FPGA使用了 50MHz的晶振，同时FPGA可以对时钟进行倍频或者分频，匹配不 同频率的总线，可以提高总线的速率；同时FPGA可以使用内部RAM对数据进行缓冲，提高了 数据的吞吐量；
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FPGA能够独立进行工作，不依赖工控板的CPU，对外围设备进行独立控制；FPGA是基于硬件的逻辑实现，它是并行独立执行的，可以对外围设备进行并行控 制。本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部 分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。以上所述仅是本 发明的具体实施方式
，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原 理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
权利要求
1.一种交调仪多总线通信系统，其特征在于，包括工控机；通过PC104总线与所述工控机相连接，用于对所述PC104总线进行总线扩展的FPGA扩 展板；分别与所述FPGA扩展板相连接，用于产生频率信号并控制输出功率的第一信源模块 和第二信源模块；与所述FPGA扩展板相连接，将所述第一信源模块及第二信源模块产生的信号进行放 大，并在所述第一信源模块及第二信源模块的控制下产生输出功率，进入被测设备，产生互 调信号的功放模块；与所述FPGA扩展板相连接，对所述功放模块在被测设备中产生的互调信号进行检测 的接收机模块。
2.根据权利要求1所述的系统，其特征在于，还包括与所述FPGA扩展板相连接，用于控制信号切换及辅助所述第一信源模块、第二信源模 块、功放模块和接收机模块进行工作的辅助模块。
3.根据权利要求1所述的系统，其特征在于，所述FPGA扩展板包括总线隔离芯片、参 考时钟、FPGA芯片和供电电源；其中所述总线隔离芯片与所述FPGA芯片相连接，用于保护所述FPGA芯片稳定传输数据；所述参考时钟与所述FPGA芯片相连接，为所述FPGA芯片提供心跳时钟；所述供电电源与所述FPGA芯片连接，为所述FPGA芯片供电；所述FPGA芯片用于对所述PC104总线逻辑时序进行转换。
4.根据权利要求1所述的系统，其特征在于，所述工控机为ZiB0-i3270工控机。
5.根据权利要求1所述的系统，其特征在于，所述功放模块包括第一功率放大器和第 二功率放大器；所述第一功率放大器和第二功率放大器用于对所述第一信源模块及所述第二信源模 块产生的信号进行放大。
6.根据权利要求1所述的系统，其特征在于，所述FPGA扩展板通过编写FPGA程序实现 对所述PC104总线的扩展，具体包括总线扩展、串行接口扩展和IO控制口扩展。
7.根据权利要求6所述的系统，其特征在于，所述FPGA扩展板对所述PC104总线进行 扩展后，扩展的总线包括I-BUS总线、SPI总线和I2C总线。
8.根据权利要求6所述的系统，其特征在于，所述FPGA扩展板对所述PC104总线进行 扩展后，扩展的串行接口包括UART控制口。
9.根据权利要求6所述的系统，其特征在于，所述FPGA扩展板对所述PC104总线进行 扩展后，扩展的IO控制口包括IO控制口。
10.根据权利要求1所述的系统，其特征在于，所述PC104总线包括控制信号线、地址 信号线和数据信号线。
全文摘要
本发明公开了一种交调仪多总线通信系统，包括工控机、FPGA扩展板、第一信源模块、第二信源模块、功放模块和接收机模块；通过采用FPGA对PC104总线进行扩展，通过编程实现硬件总线时序的转换，从而达到多总线通信，沟通工控板和外围各模块的目的。本发明公开的通信系统，扩展了工控板总线的通信方式；扩展了控制板的IO端口数量；提高了总线的速率和吞吐量；独立控制设备外围设备，不占用CPU资源；并且可以对设备进行并行控制。
文档编号H04L12/40GK102123068SQ20111006127
公开日2011年7月13日 申请日期2011年3月15日 优先权日2011年3月15日
发明者刘昆, 石昕, 韩伯臣 申请人:网拓(上海)通信技术有限公司