专利名称：时钟同步方法和装置的制作方法
技术领域：
本发明涉及通信领域，尤其涉及一种时钟同步方法和装置。
背景技术：
随着网络和业务的全IP化发展，分组网络将替代TDM(Time DivisionMultiplexing，时分复用)网络成为主流的承载网络。TDM网络是时钟同步系统(即频率同步系统)，而传统的分组网络是异步系统，为了实现对TDM业务的兼容以及与TDM网络的互连互通，分组网络需要提供高质量的时钟同步功能。此外，移动通信对网络同步提出更高的要求。TD-SCDMA、CDMA2000以及LTE均有高精度时间同步的要求。通过GPS也可以满足，但GPS存在安全和工程安装维护等方面的问题，因此运营商希望用尽可能少的GPS，通过接入和承载网络来为基站分配时间。IEEE1588由于采用硬件时间戳与软件算法相结合的方法，不但可以实现时钟同步，而且可以实现时间同步，精度可以达到亚微秒级，从而使其在分组网络和移动网络中的应用越来越多。但是1588的同步精度受网络链路时延和双向路径对称性的影响较大，目前基于1588的同步设备大都采用MAC打时间戳，而MAC收发1588报文需要经过具有缓冲功能的物理层芯片(PHY)，报文在物理层芯片中的驻留时间是不确定的，从而增加了网络链路时延的不确定性和双向路径的不对称性，降低了 1588的同步精度。随着各种应用对同步精度要求的提高，出现了物理层芯片打时间戳的多端口以太网装置，所述多端口以太网装置包括多个物理层芯片，每个物理层芯片包括至少一个以太网端口。所以在实现整个网络同步之前，首先要做到多端口以太网装置内部不同物理层芯片的同步。经过对现有技术文献的检索，发明人发现公开号为CN101977104A的发明专利“基于IEEE1588精确时钟同步协议系统及其同步方法”提供了从时钟(Slave Clock)与主时钟(Master Clock)同步的IEEE1588 —步法，使得主时钟在发送同步报文时就带有本次发送的精确时间戳，无需再发送跟随报文，减小了实现时钟同步所需的通信带宽。并构建一个频率可调的时钟计数器，再配合时钟同步算法，实现频率补偿的功能，达到高精度时钟同步的要求。但其时间戳由以太网媒体访问控制器(MAC)生成，这样会增加网络链路时延的不确定性和双向路径的不对称性，降低同步精度；而且该专利只是单端口时钟的同步方法，并没有说明多端口以太网设备与主时钟设备的时间同步方法。综上所述，目前的时钟同步方法会导致同步精度较低、且无法实现多个物理层芯片与主时钟的时间同步。
发明内容
本发明的主要目的在于提供一种时钟同步方法和装置，以至少解决现有技术中由于物理层芯片引入的网络链路时延的不确定性和双向路径的不对称性而导致的同步精度低的问题。
根据本发明的一个方面，提供了一种时钟同步方法，其包括计算本地时钟与主时钟之间的频率漂移和时间偏移；使用频率漂移对本地时钟进行校准，并使用时间偏移对秒脉冲信号进行校准；使用所述校准后的本地时钟、所述校准后的秒脉冲信号(Pulse Perkcond，简称为PP 以及所述校准后的秒脉冲信号的上升沿的时刻值TOD (Time of Day，时间信息)对所述物理层芯片中的工作时钟和时间戳模块的时间进行同步。使用所述校准后的本地时钟、所述校准后的秒脉冲信号以及所述校准后的秒脉冲信号的上升沿的时刻值TOD对所述物理层芯片中的工作时钟和时间戳模块的时间进行同步的步骤包括将校准后的本地时钟输出给物理层芯片以作为物理层芯片的工作时钟；将所述校准后的秒脉冲信号以及所述TOD输出给所述物理层芯片，其中，所述校准后的秒脉冲信号的上升沿在所述主时钟的整秒时刻输出。将校准后的秒脉冲信号以及校准后的秒脉冲信号的上升沿的时刻值输出给物理层芯片之后，时钟同步方法还包括以所述校准后的秒脉冲信号的上升沿为触发，每个物理层芯片中的时间戳计数器的秒域以寄存器R2的值为初值，每个物理层芯片中的时间戳计数器的纳秒域以零为初值，并以校准后的物理层芯片工作时钟的频率进行计数累加，其中，所述时间戳计数器包括秒域和纳秒域，所述时间戳计数器的瞬时值用于为IEEE 1588报文打时间戳，所述寄存器Rl的值为输出给所述物理层芯片的上一个T0D，所述寄存器R2的值为所述寄存器Rl的值加1秒；将所述寄存器Rl的值更新为当前T0D，并将所述寄存器R2的值更新为当前T0D+1秒。使用频率漂移对本地时钟进行校准的步骤包括根据频率漂移调整本地时钟，使本地时钟的频率与主时钟的频率同步。使用时间偏移对秒脉冲信号进行校准的步骤包括根据时间偏移调整秒脉冲信号，使秒脉冲信号的上升沿处于主时钟的整秒时刻。计算本地时钟与主时钟之间的频率漂移和时间偏移的步骤包括从与从时钟端口连接的多个主时钟中选择出一个精度最高的主时钟；与精度最高的主时钟交互IEEE 1588同步报文；利用IEEE 1588同步报文的时间戳信息计算得到本地时钟与主时钟之间的频率漂移和时间偏移。根据本发明的另一方面，提供了一种时钟同步装置，其包括处理器，用于计算本地时钟与主时钟之间的频率漂移和时间偏移；时钟单元，用于使用所述频率漂移对所述本地时钟进行校准，并使用所述时间偏移对秒脉冲信号进行校准，并将所述校准后的本地时钟输出给所述物理层芯片以作为所述物理层芯片的工作时钟；物理层芯片，用于使用所述校准后的本地时钟、所述校准后的秒脉冲信号以及所述校准后的秒脉冲信号的上升沿的时刻值TOD对所述物理层芯片中的工作时钟和时间戳模块的时间进行同步，并利用所述时间戳模块为IEEE1588报文打时间戳。物理层芯片包括报文探测器，用于判断接收到的报文是否为IEEE 1588报文；时间戳模块，用于根据所述校准后的秒脉冲信号以及所述校准后的秒脉冲信号的上升沿的时刻值TOD进行时间参数更新，并为IEEE 1588报文打时间戳。时间戳模块包括时间戳计数器，包括秒域和纳秒域，用于以所述校准后的秒脉冲信号的上升沿为触发，将所述时间戳计数器的秒域以寄存器R2的值为初值，并将所述时间戳计数器的纳秒域以零为初值，并以校准后的物理层芯片工作时钟的频率对所述时间戳计数器进行计数累加，所述时间戳计数器的瞬时值用于为IEEE 1588报文打时间戳，其中，所述寄存器Rl的值为输出给所述物理层芯片的上一个T0D，所述寄存器R2的值为所述寄存器Rl的值加1秒；寄存器R1，用于在将所述时间戳计数器的纳秒域以零为初值之后将寄存器Rl的值更新为当前TOD ；寄存器R2，用于在将所述时间戳计数器的纳秒域以零为初值之后将寄存器R2的值更新为当前T0D+1秒。时钟单元包括第一校准模块，用于根据频率漂移调整本地时钟，使本地时钟的频率与主时钟的频率同步；第二校准模块，用于根据时间偏移调整秒脉冲信号，使秒脉冲信号的上升沿处于主时钟的整秒时刻。在本发明的技术方案中，使用校准后的本地时钟和校准后的秒脉冲信号以及TOD对多个物理层芯片中的工作时钟进行同步，使得所有物理层芯片的工作时钟CLK的频率与主时钟同步，并且收到的秒脉冲信号的每个上升沿的时间值均与主时钟同步，从而实现多个物理层芯片的时间同步，此外，由于使用物理层芯片对IEEE 1588报文打时间戳，从而消除了 1588报文在物理层芯片中驻留时间造成的不确定性和不对称性，这样，解决现有技术中由于物理层芯片引入的网络链路时延的不确定性和双向路径的不对称性而导致的同步精度低的问题，实现多个物理层芯片与主时钟时间同步。
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中图1是根据本发明实施例的时钟同步装置的一种优选的结构图；图2是根据本发明实施例的具有时间戳功能的物理层芯片内部结构图；图3是根据本发明实施例的时钟同步方法的一种优选的流程图；图4是根据本发明实施例的基于多端口以太网装置的时钟同步方法的一种优选的流程图。
具体实施例方式下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。实施例1图1是根据本发明实施例的时钟同步装置的一种优选的结构图，其包括处理器202、时钟单元204、物理层芯片206，优选的，本实施例中的时钟同步装置还可以包括交换芯片208。下面分别描述上述时钟同步装置中的各个模块的自身功能和相互关系。1)物理层芯片(PHY) 206 除了完成物理层编解码功能外，还实现IEEE 1588报文探测、时间戳的生成等功能。通过接收时钟单元输出的秒脉冲信号和TOD信号实现与主时钟的时间同步。本发明提供了一种优选的物理层芯片，如图2所示，物理层芯片(PHY)包括编解码模块、1588报文探测器和时间戳模块。1588报文探测器用于探测需要打时间戳的1588报文。时间戳模块包括两个寄存器Rl和R2，一个计数器Cl。其中Rl的值等于时钟单元输出到物理层芯片的上一个TOD值；R2的值等于寄存器Rl的值加1秒；Cl为时间戳计数器，包括秒域和纳秒域信息，以校准后的物理层芯片的工作时钟CLK的频率进行计数累加，所述时间戳计数器的瞬时值用于为IEEE 1588报文打时间戳。每当时钟单元的秒脉冲信号上升沿输入到物理层芯片时，Cl计数器的秒域以寄存器R2的值为初值，纳秒域以零为初值开始计数。然后将寄存器Rl的值更新为刚才收到的TOD值，并将寄存器R2的值更新为当前T0D+1秒，此动作需要在下一个秒脉冲信号到来之前完成。优选的，上述物理层芯片包括接收模块，用于从所述时钟单元204接收所述校准后的本地时钟、所述校准后的秒脉冲信号以及所述校准后的秒脉冲信号的上升沿的时刻值TOD ；时钟设置模块，用于将所述校准后的本地时钟设置为所述物理层芯片的工作时钟。此时，图2中的时间戳模块根据所述校准后的秒脉冲信号以及所述校准后的秒脉冲信号的上升沿的时刻值TOD进行时间参数更新。2)交换芯片208 负责不同物理层芯片端口之间的数据包交换，其通过介质无关接口(MII)与多个物理层芯片相连。3)处理器202 用于管理和控制整个装置，运行IEEE 1588协议，并利用IEEE1588报文中的时间戳信息计算从时钟与主时钟之间的频率漂移(drift)、链路时延(delay)和时间偏移(offset)等。处理器202通过总线与交换芯片208和时钟单元204相连。4)时钟单元204 它为物理层芯片206提供工作时钟CLK、PPS和TOD信号，从而同步不同物理层芯片的时钟和时间。其中PPS为秒脉冲信号，每秒发送一次，其上升沿为整秒；TOD为串行数据，在秒脉冲信号的上升沿之后发出，表示该秒脉冲上升沿时刻的时间。本发明提供了一种优选的时钟单元204，该时钟单元包括三个寄存器R3、R4和R5，一个本地时钟(TCX0或0CX0)，其中，寄存器R3是处理器计算的drift校准值，用于调整输出时钟的频率；寄存器R4是处理器计算的offset校准值，用于调整输出秒脉冲信号的相位，本地时钟经过R3校准频率后，产生一个与主时钟频率同步的时钟和秒脉冲信号，该时钟作为物理层芯片的工作时钟CLK，再经过R4校准秒脉冲信号的相位后，使秒脉冲信号的上升沿处于主时钟的整秒时刻；寄存器R5为TOD寄存器，其值由处理器直接写入，表示时钟单元将要输出的秒脉冲信号上升沿的时间。在时钟同步的过程中，处理器202计算本地时钟与主时钟之间的频率漂移和时间偏移；时钟单元204使用所述频率漂移对所述本地时钟进行校准，并使用所述时间偏移对秒脉冲信号进行校准，并将所述校准后的本地时钟输出给所述物理层芯片以作为所述物理层芯片的工作时钟；物理层芯片206使用所述校准后的本地时钟、所述校准后的秒脉冲信号以及所述校准后的秒脉冲信号的上升沿的时刻值TOD对所述物理层芯片中的工作时钟和时间戳模块的时间进行同步，并利用所述时间戳模块为IEEE 1588报文打时间戳。在本实施例提供的技术方案中，使用校准后的本地时钟和校准后的秒脉冲信号以及TOD对多个物理层芯片中的工作时钟进行同步，使得所有物理层芯片的工作时钟CLK的频率与主时钟同步，并且收到的秒脉冲信号的每个上升沿的时间值均与主时钟同步，从而实现多个物理层芯片的时间同步，此外，由于使用物理层芯片对IEEE 1588报文打时间戳，从而消除了 1588报文在物理层芯片中驻留时间造成的不确定性和不对称性，这样，解决现有技术中由于物理层芯片引入的网络链路时延的不确定性和双向路径的不对称性而导致的同步精度低的问题，实现多个物理层芯片与主时钟的时间同步。如图2所示，物理层芯片中的报文探测器用于判断接收到的报文是否为需要打时间戳的IEEE 1588报文，而物理层芯片中的时间戳模块用于根据所述校准后的秒脉冲信号以及所述校准后的秒脉冲信号的上升沿的时刻值TOD进行时间参数更新，并为IEEE 1588报文打时间戳。优选的，上述时钟单元204还包括第一校准模块，用于根据所述频率漂移调整所述本地时钟，使所述本地时钟的频率与所述主时钟的频率同步；第二校准模块，用于根据所述时间偏移调整所述秒脉冲信号，使所述秒脉冲信号的上升沿处于所述主时钟的整秒时刻。图1和图2所示的装置可以采用如下步骤执行时钟同步，如图3所示S302 设置多端口以太网装置的一个端口或多个端口为从时钟端口，这些端口可以为任意物理层芯片的任意端口。S304 处理器根据1588协议从与从时钟端口连接的多个主时钟中选择出一个精度最高的主时钟作为同步源。S306 处理器与精度最高的主时钟交互1588同步报文，并利用时间戳信息计算得到本地时钟频率相对主时钟频率的drift，以及本地时间与主时钟时间的offset。S308 处理器将drift值写入时钟单元的频率调整寄存器R3，将offset值写入时钟单元的秒脉冲信号的相位调整寄存器R4。S310 时钟单元的本地时钟经过R3校准频率后，产生一个与主时钟频率同步的时钟和秒脉冲信号，上述与主时钟频率同步的时钟作为物理层芯片的工作时钟CLK。S312:与主时钟频率同步的秒脉冲信号再经过寄存器R4校准相位，使其上升沿处于主时钟的整数秒时刻。S314:处理器把将要输出的秒脉冲信号的上升沿对应的主时钟的时间值写入时钟单元的寄存器R5。S316 处理器先输出秒脉冲信号，然后输出包括R5值的TOD信号。S318 所有的物理层芯片收到相同的秒脉冲信号和TOD信号后，以秒脉冲信号的上升沿为触发，每片物理层芯片的Cl计数器的秒域以寄存器R2的值为初值，纳秒域以零为初值，以校准后物理层芯片的工作时钟CLK进行计数累加。然后寄存器Rl将其值更新为刚才收到的TOD值，R2将其值更新为当前T0D+1秒。S320 物理层芯片的工作时钟CLK的频率与主时钟同步，收到的秒脉冲信号的每个上升沿的时间值均与主时钟同步，从而可以实现所有物理层芯片与主时钟的时间同步。实施例2在图1-图2所示的时钟同步装置的基础上，本发明还提供了一种时钟同步方法，如图4所示，其包括。S402，计算本地时钟与主时钟之间的频率漂移和时间偏移；S404,使用频率漂移对本地时钟进行校准，并使用时间偏移对秒脉冲信号进行校准；S406，使用所述校准后的本地时钟、所述校准后的秒脉冲信号以及所述校准后的秒脉冲信号的上升沿的时刻值TOD对所述物理层芯片中的工作时钟和时间戳模块的时间进行同步。在本实施例提供的技术方案中，使用校准后的本地时钟和校准后的秒脉冲信号以及TOD对多个物理层芯片中的工作时钟进行同步，使得物理层芯片的工作时钟CLK的频率与主时钟同步，并且收到的秒脉冲信号的每个上升沿的时间值均与主时钟同步，从而实现多个物理层芯片的时间同步，此外，由于使用物理层芯片对IEEE 1588报文打时间戳，从而消除了 1588报文在物理层芯片中驻留时间造成的不确定性和不对称性，这样，解决现有技术中由于物理层芯片引入的网络链路时延的不确定性和双向路径的不对称性而导致的同步精度低的问题，实现多个物理层芯片与主时钟的时间同步。使用所述校准后的本地时钟、所述校准后的秒脉冲信号以及所述校准后的秒脉冲信号的上升沿的时刻值TOD对所述物理层芯片中的工作时钟和时间戳模块的时间进行同步的步骤包括将校准后的本地时钟输出给物理层芯片以作为物理层芯片的工作时钟；将校准后的秒脉冲信号以及校准后的秒脉冲信号的上升沿的时刻值TOD输出给物理层芯片，其中，校准后的秒脉冲信号的上升沿在主时钟的整秒时刻输出。在本实施例中，通过同时给物理层芯片提供校准后秒脉冲信号和T0D，能够实现物理层芯片时间戳模块与主时钟的时间同步。将校准后的秒脉冲信号以及校准后的秒脉冲信号的上升沿的时刻值输出给物理层芯片之后，时钟同步方法还包括以所述校准后的秒脉冲信号的上升沿为触发，每个物理层芯片中的时间戳计数器的秒域以寄存器R2的值为初值，每个物理层芯片中的时间戳计数器的纳秒域以零为初值，并以校准后的物理层芯片工作时钟的频率进行计数累加，其中，所述时间戳计数器包括秒域和纳秒域，所述时间戳计数器的瞬时值用于为IEEE 1588报文打时间戳，所述寄存器Rl的值为输出给所述物理层芯片的上一个T0D，所述寄存器R2的值为所述寄存器Rl的值加1秒；在收到新的秒脉冲信号上升沿后，将所述寄存器Rl的值更新为当前T0D，并将所述寄存器R2的值更新为当前T0D+1秒。使用频率漂移对本地时钟进行校准的步骤包括根据频率漂移调整本地时钟，使本地时钟的频率与主时钟的频率同步。在本实施例中，可以实现本地时钟的频率同步。使用时间偏移对秒脉冲信号进行校准的步骤包括根据时间偏移调整秒脉冲信号，使秒脉冲信号的上升沿处于主时钟的整秒时刻。在本实施例中，可以实现本地时钟的相位同步，且因为秒脉冲信号上升沿的时间值也知道，所以能达到时间的同步。计算本地时钟与主时钟之间的频率漂移和时间偏移的步骤包括从与从时钟端口连接的多个主时钟中选择出一个精度最高的主时钟；与精度最高的主时钟交互IEEE 1588同步报文；利用IEEE 1588同步报文的时间戳信息计算得到本地时钟与主时钟之间的频率漂移和时间偏移。下面基于图4所示的同步方法来描述一种具体的同步过程，其包括如下步骤Sl 设置多端口以太网装置的A端口为从时钟，A端口为该装置任意物理层芯片的一个端口。S2 处理器通过A端口与主时钟交互1588同步报文，并根据1588报文的时间戳信息计算得到drift和offset值。S3 时钟单元根据drift值调整其提供给物理层芯片的工作时钟CLK，使物理层芯片的时间戳模块的频率与主时钟频率同步，从而实现整个装置的时钟同步。
S4 时钟单元根据offset值调整其提供给物理层芯片的秒脉冲信号和TOD信号，使秒脉冲信号的上升沿在主时钟的整秒时刻输出，并且TOD信号表示该整秒的时间值。S5:多端口以太网装置上所有的物理层芯片收到相同的秒脉冲信号和TOD信号，然后各自同步其时间戳模块的时间，从而实现整个装置的时间同步。在本实施例提供的技术方案中，使用校准后的本地时钟、校准后的秒脉冲信号和TOD对所有物理层芯片中的工作时钟和时间戳模块的时间进行同步，从而使得所有物理层芯片可以采用准确的时钟对IEEE 1588报文打时间戳，这样，解决现有技术中由于物理层芯片引入的网络链路时延的不确定性和双向路径的不对称性而导致的同步精度低的问题，实现多个物理层芯片与主时钟时间同步。显然，本领域的技术人员应该明白，在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的硬件和软件
纟口口。以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种时钟同步方法，其特征在于，包括计算本地时钟与主时钟之间的频率漂移和时间偏移；使用所述频率漂移对所述本地时钟进行校准，并使用所述时间偏移对秒脉冲信号进行校准；使用所述校准后的本地时钟、所述校准后的秒脉冲信号以及所述校准后的秒脉冲信号的上升沿的时刻值TOD对所述物理层芯片中的工作时钟和时间戳模块的时间进行同步。
2.根据权利要求1所述的方法，其特征在于，使用所述校准后的本地时钟、所述校准后的秒脉冲信号以及所述校准后的秒脉冲信号的上升沿的时刻值TOD对所述物理层芯片中的工作时钟和时间戳模块的时间进行同步的步骤包括将所述校准后的本地时钟输出给所述物理层芯片以作为所述物理层芯片的工作时钟；将所述校准后的秒脉冲信号以及所述TOD输出给所述物理层芯片，其中，所述校准后的秒脉冲信号的上升沿在所述主时钟的整秒时刻输出。
3.根据权利要求2所述的方法，其特征在于，将所述校准后的秒脉冲信号以及所述校准后的秒脉冲信号的上升沿的时刻值输出给所述物理层芯片之后，还包括以所述校准后的秒脉冲信号的上升沿为触发，每个物理层芯片中的时间戳计数器的秒域以寄存器R2的值为初值，每个物理层芯片中的时间戳计数器的纳秒域以零为初值，并以校准后的物理层芯片工作时钟的频率进行计数累加，其中，所述时间戳计数器包括秒域和纳秒域，所述时间戳计数器的瞬时值用于为IEEE 1588报文打时间戳，所述寄存器Rl的值为输出给所述物理层芯片的上一个T0D，所述寄存器R2的值为所述寄存器Rl的值加1秒；将所述寄存器Rl的值更新为当前T0D，并将所述寄存器R2的值更新为当前T0D+1秒。
4.根据权利要求1所述的方法，其特征在于，使用所述频率漂移对所述本地时钟进行校准的步骤包括根据所述频率漂移调整所述本地时钟，使所述本地时钟的频率与所述主时钟的频率同止少ο
5.根据权利要求1所述的方法，其特征在于，使用所述时间偏移对秒脉冲信号进行校准的步骤包括根据所述时间偏移调整所述秒脉冲信号，使所述秒脉冲信号的上升沿处于所述主时钟的整秒时刻。
6.根据权利要求1所述的方法，其特征在于，计算本地时钟与主时钟之间的频率漂移和时间偏移的步骤包括从与从时钟端口连接的多个主时钟中选择出一个精度最高的主时钟；与所述精度最高的主时钟交互IEEE 1588同步报文；利用IEEE 1588同步报文的时间戳信息计算得到本地时钟与主时钟之间的频率漂移和时间偏移。
7.—种时钟同步装置，其特征在于，包括处理器，用于计算本地时钟与主时钟之间的频率漂移和时间偏移；时钟单元，用于使用所述频率漂移对所述本地时钟进行校准，并使用所述时间偏移对秒脉冲信号进行校准，并将所述校准后的本地时钟输出给所述物理层芯片以作为所述物理层芯片的工作时钟；物理层芯片，用于使用所述校准后的本地时钟、所述校准后的秒脉冲信号以及所述校准后的秒脉冲信号的上升沿的时刻值TOD对所述物理层芯片中的工作时钟和时间戳模块的时间进行同步，并利用所述时间戳模块为IEEE 1588报文打时间戳。
8.根据权利要求7所述的装置，其特征在于，所述物理层芯片包括报文探测器，用于判断接收到的报文是否为IEEE 1588报文；时间戳模块，用于根据所述校准后的秒脉冲信号以及所述校准后的秒脉冲信号的上升沿的时刻值TOD进行时间参数更新，并为IEEE 1588报文打时间戳。
9.根据权利要求8所述的装置，其特征在于，所述时间戳模块包括时间戳计数器，包括秒域和纳秒域，用于以所述校准后的秒脉冲信号的上升沿为触发，将所述时间戳计数器的秒域以寄存器R2的值为初值，并将所述时间戳计数器的纳秒域以零为初值，并以校准后的物理层芯片工作时钟的频率对所述时间戳计数器进行计数累加，所述时间戳计数器的瞬时值用于为IEEE 1588报文打时间戳，其中，所述寄存器Rl的值为输出给所述物理层芯片的上一个T0D，所述寄存器R2的值为所述寄存器Rl的值加1秒；寄存器R1，用于在将所述时间戳计数器的纳秒域以零为初值之后将寄存器Rl的值更新为当前T0D;寄存器R2，用于在将所述时间戳计数器的纳秒域以零为初值之后将寄存器R2的值更新为当前T0D+1秒。
10.根据权利要求7所述的装置，其特征在于，所述时钟单元包括第一校准模块，用于根据所述频率漂移调整所述本地时钟，使所述本地时钟的频率与所述主时钟的频率同步；第二校准模块，用于根据所述时间偏移调整所述秒脉冲信号，使所述秒脉冲信号的上升沿处于所述主时钟的整秒时刻。
全文摘要
本发明公开了一种时钟同步方法和装置，其中，该方法包括计算本地时钟与主时钟之间的频率漂移和时间偏移；使用频率漂移对本地时钟进行校准，并使用时间偏移对秒脉冲信号进行校准；使用校准后的本地时钟、校准后的秒脉冲信号以及校准后的秒脉冲信号的上升沿的时刻值TOD对物理层芯片中的工作时钟和时间戳模块的时间进行同步。本发明解决了现有技术中由于物理层芯片引入的网络链路时延的不确定性和双向路径的不对称性而导致的同步精度低的问题，并且实现了多个物理层芯片与主时钟的时间同步。
文档编号H04J3/06GK102394715SQ20111018118
公开日2012年3月28日 申请日期2011年6月30日 优先权日2011年6月30日
发明者郭俊俊 申请人:中兴通讯股份有限公司