专利名称：分层分块非规则低密度校验码译码器及译码方法
技术领域：
本发明涉及一种通信技术领域的译码器及译码方法，具体是一种分层分块非规则低密度校验码译码器及译码方法。
背景技术：
低密度校验码(LowDensity Parity Check Codes, LDPC Codes)是 1963 年 Gallager首先提出的一种编码技术，具有接近香农极限的性能，已经成为编码领域的一个研究热点，被广泛地应用到各种无线通信领域标准中，包括我国的数字电视地面传输标准、 欧洲第二代卫星数字视频广播标准、IEEE 802. IlruIEEE 802. 16e等。目前的无线通信中， 高数据速率的通信越来越受到人们的重视，因此结构简单，吞吐量高的LDPC译码器一直是 LDPC码的研究重点。另外，在实际应用中，根据传递信息的不同以及不同的信道状况，需要使用不同码长和码率的码进行传输。因此能够支持一定规模码长来获取足够的纠错能力的 LDPC译码器结构也是在译码器结构设计中需要考虑的重点之一。为了支持大码长，通常资源消耗是很大的，由于目前技术限制，FPGA资源有限，资源耗费小的LDPC码译码器也是重要研究内容。LDPC码译码器的结构有三种形式串行结构、全并行结构和部分并行结构。部分并行结构LDPC译码器因为其适中的复杂度和硬件资源消耗而广泛应用。另外，对于LDPC 译码器来说，不同的算法，例如置信传播算法、最小和算法、带修正最小和算法、分层置信传播算法、分层带修正最小和算法等，将会影响LDPC译码器的结构，同时影响译码器的各个方面，包括吞吐量，性能，资源使用等。经对现有技术的文献检索发现，专利申请号为200710044708的中国专利，专利名称为“分层的低密度校验码译码器及译码处理方法”，提给出了一种基于修正最小和算法的低密度校验码译码器，该译码器主要由处理模块、外信息存储单元、第二存储单元以及第一交织网络、第二交织网络组成。该译码器需要两个交织网络，由于交织网络的结构特点，使得该译码器会消耗比较多的硬件资源。而专利申请号为200810200033的中国专利，专利名称为“分层的非规则低密度校验码译码器及译码处理方法”，对前一个专利进一步改进，去掉一个交织网络，增加了迭代终止模块。这两个译码器系统都有交织网络，耗费巨大资源， 而且不可避免存在流水冲突，需要插入空闲流水等待周期，大大影响了译码吞吐率，此外这两个译码器的LE资源消耗与QC-LDPC的扩展因子成正比，对于较大扩展因子的较大码长的 QC-LDPC在一般的FPGA容纳不下。
发明内容
本发明针对现有技术的不足，提出了一个分层分块非规则低密度校验码译码器及译码方法，改进的译码器结构不需要交织网络，节省了硬件资源消耗，有很小资源消耗，也不存在流水冲突问题，有较好吞吐率性能，可以支持很大扩展因子的QC-LDPC码，支持所有的QC-LDPC码译码，支持多种扩展因子并存的译码，补充了前两个译码器的不足。本发明是通过以下技术方案实现的本发明涉及一种分层分块非规则低密度校验码译码器，包括外信息存储单元、循环移位寄存器、译码处理模块，其中
外信息存储单元将上次迭代的校验节点传递给信息节点的软值即校验更新值输出给译码处理模块，并存储译码处理模块传输过来的本次迭代中的检验更新值；
循环移位寄存器总共有N个，N为码字母矩阵的列数，将信息节点的后验概率似然比传递给译码处理模块，并存储译码处理模块传输过来的信息节点的后验概率似然比更新值；
译码处理模块将本次迭代中由校验节点传递给信息节点的校验更新值传递给外信息存储单元，由比特节点处理单元和校验节点处理单元共同完成，并且将信息节点的后验概率似然比更新值传递给循环移位寄存器，由比特节点处理单元和信息比特处理单元共同完成。所述的外信息存储单元使用memory来实现，memory个数为校验节点个数，数据位宽为外信息的数据位宽两倍加上行重比特，存储最大、最小值及最小值位置，存储深度为母矩阵扩展因子。所述的循环移位寄存器个数共有比特节点个数，每个循环移位寄存器输入输出抽头个数为比特节点对应于母矩阵的列重。所述的译码处理模块，包括第一 2选1选择器、比特节点处理单元、校验节点处理单元、信息比特处理单元，其中
第一 2选1选择器，对输入的数据进行选择，在信道信息和从循环移位寄存器中读出的信息节点后验概率似然比之间进行选择，并将选择的结果输出给比特节点处理单元；
比特节点处理单元，对母矩阵每行都有对应行重的个数，计算信息节点的比特更新值， 传递给校验节点处理单元和信息比特处理单元；
校验节点处理单元，个数为Μ, M为码字母矩阵行数，根据接收到的比特节点处理单元送来的信息节点的比特更新值，计算本次迭代的校验更新值，并传递给信息比特处理单元和外信息存储单元；
信息比特处理单元根据比特节点处理单元传来的比特更新值以及校验节点处理单元传来的本次迭代的校验更新值来计算信息节点后验概率似然比更新值，输出给循环移位寄存器。所述的比特节点处理单元，包括减法器、第一补码转换器和第一截位运算器，其中
减法器将第一信息节点后验概率似然比和外信息存储单元读出的上一次迭代的校验更新值相减，得到信息节点的信息更新值，传递给第一补码转换器；
第一补码转换器将信息节点的信息更新值转换为符号位-绝对值形式的数字，并传输给第一截位运算器；
第一截位运算器对第一补码转换器的输出数据进行截位操作，将位宽变为原先预定的信息节点信息的位宽，以避免在累加的过程中可能会出现数据位宽变大的情况，即得到信息节点的比特更新值。所述的校验节点处理单元，包括最小次小查找模块、乘法器、第二截位运算器和第二补码转换器，其中
最小次小查找模块从比特节点处理单元传输过来的信息找出最小值和次小值，以便进一步乘性修正处理，保存到外信息存储单元，
乘法器将最小次小查找模块的输出乘以一个常数，乘法器的输出再通过第二截位运算器，将校验更新值的位宽约束在一定范围内，之后再经过第二补码转换器，得到最终本次迭代的校验更新值。所述最小次小查找模块由许多四输入二输出小单元组成和二输入二输出小单元， 其中
二输入二输出小单元输入两个节点信息，输出为按大小排列好的的原样数据，作用是对两个数进行排序，由选择器构成；
四输入二输出小单元四个输入是两个二输入二输出或另两个四输入二输出的四个输出，作用是把已经排好大小的两组输入数据里面选出四个里的最小与次小值； 所述的信息比特处理单元，包括缓存器、第三补码转换器、加法器，其中 缓存器用于存放比特节点处理单元传输过来的信息节点的比特更新值，其长度等于与当前校验节点相连的信息节点的个数(即等于校验矩阵对应当前校验节点的行重)；
第三补码转换器接收校验节点处理单元中的缓存器传输过来数据，将符号-绝对值形式的数据转换为补码形式；
加法器将第三补码转换器的输出和校验节点处理单元传输过来的本次迭代的校验更新值相加，得到信息节点后验概率似然比更新值，传递给译码循环移位寄存器。本发明涉及一种分层分块非规则低密度校验码译码方法，包括以下步骤 步骤一，获得译码器的输入数据(信道值)；
步骤二，选择器对信息节点后验概率似然比的输入数据进行选择，如果在译码过程中该信息节点第一次参与译码，则选择刚输入信道信息的移位寄存器作为信息节点后验概率似然比，否则从另外一个循环移位寄存器中读出的数据作为当前迭代的信息节点后验概率似然比传递给译码处理模块；
步骤三，从外信息存储单元读取上一次迭代中校验节点传递给信息节点的软值即校验更新值，传递给译码处理模块；
步骤四，比特节点处理单元读取出信息节点后验概率似然比和外信息存储单元读取的上一次迭代的校验更新值，得到信息节点的比特更新值，传递给校验节点处理单元；
步骤五，校验节点处理单元根据传递给当前校验节点的所有信息节点的比特更新值， 计算本次迭代的校验更新值，这个校验更新值存入外信息存储单元；
步骤六，利用第四步计算得到的信息节点的比特更新值和第五步计算得到的本次迭代的校验更新值，计算信息节点的后验概率似然比更新值，然后存入移位寄存器。本发明具有如下有益效果
(1)本发明译码器适用于所有的QC类LDPC码，只要是分块的LDPC码字都支持译码；
(2)本发明译码器没有流水竞争冲突，它利用循环移位寄存器替代memory，消除了流水冲突，不需要插入流水冲突空闲等待周期，有较好吞吐率性能，工作时序也相对简单；
(3)本发明译码器不需要耗费庞大资源的交织网络，节省了很多硬件资源，整个译码器资源消耗相对较小；
(4)本发明支持译码并行度可以灵活变化，可以方便的在硬件资源和吞吐率选择一个折中，对于不需要灵活性但需要极小资源或极高吞吐率的应用需求有很好适用性。
图1是本发明中准循环扩展方法构造的QC-LDPC码的H矩阵的结构示意图； 图2是本发明中的校验矩阵的结构示意图及分层方法示意图3是本发明循环移位寄存器示意图(以4个抽头为例)； 图4是本发明最大最小值查找模块结构框图(以7输入为例)； 图5是本发明译码器的系统结构框图； 图6是本发明译码器的系统各部分网络连接示意图。图7是本发明译码器的译码核心处理模块框图。
具体实施例方式下面结合附图对本发明的实施例作详细说明本实施例在以本发明技术方案为前提下进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。如图1所示，是现有使用并行度为k的译码器所采用的准循环LDPC码的母矩阵及其扩展方法。需要构造的码字的大小为m*n，则相应的母矩阵的大小为(m/k)* (n/k)，母矩阵中的每一个元素扩展为一个k*k的矩阵。母矩阵中的0扩展成一个k*k的零矩阵；母矩阵中的1扩展成一个k*k的单元矩阵的循环移位形式，图中，左侧是母矩阵示意图，右侧是母矩阵中某非零元素扩展示意图。构造好母矩阵后还需要对母矩阵进行变换，用本发明的译码器译码来译码可以更好的性能。变换方法如下，从母矩阵第二行开始，如果第η行非-1元素与广(η-1)行的同一列非-1元素有重复，整行所有非-1元素都加1，直到所有非-1元素与广(η-1)行的同一列非-1元素都没有重复为止，最后变换后的母矩阵每一列的非-1元素都不一样。如图2所示，图示是本发明译码器使用的迭代方法的分层方法，说明书背景技术中提到的两个专利使用的分层方法如图左边所示，把母矩阵每一行扩展的k行作为一层， 总共层数为母矩阵行数，然而本发明译码器分层方法则如图右边所示，母矩阵每行扩展后只取k行中的一行，总共母矩阵行数作为一层，层数为扩展因子k，例如所有扩展后的第一行为第一层，第二行为第二层……。如图3所示，是本发明译码器所涉及的循环移位寄存器结构，循环移位寄存器由多段进行拼接连接成环形，段个数为母矩阵列重，每一段输出传递给比特节点处理单元，从信息比特处理单元传递输入。如图4所示，是本发明译码器所涉及的最小次小值查找模块结构，示例为7输入的模块，先两两一对分组排序，然后连接4选2模块从两组排好序的4个数选出最小和次小值。如图5所示，为本发明译码器一实施例结构图，该分层分块非规则低密度校验码译码器，包括译码处理模块、外信息存储单元、η个循环移位寄存器三个大模块，其中译码处理模块可以分为比特节点处理单元、校验节点处理单元和信息比特处理单元三个部分。如图6所示，本本发明译码器一实施例几个模块之间连接网络图，其中循环移位寄存器为乒乓，个数有η个(η母矩阵列数)，校验节点有m个(m为母矩阵行数)，每一比特节点处理单元和信息比特处理单元都有行重个加或减节点。所述的译码处理模块里，外信息存储单元将上次迭代的校验节点传递给信息节点的软值即校验更新值输出给译码处理模块。循环移位寄存器将信息节点的后验概率似然比的更新值传递给译码处理模块。译码处理模块将本次迭代中由校验节点传递给信息节点的校验更新值传递给外信息存储单元，将信息节点的后验概率似然比更新值传递给循环移位寄存器。如图7所示，所述译码处理模块的译码核心处理模块框图，包括第一 2选1选择器501、比特节点处理单元502、校验节点处理单元509、信息比特处理单元512，其中第一 2选1选择模块501对输入的数据进行选择，并将选择的结果输出给比特节点处理单元。比特节点处理单元计算信息节点的比特更新值，传递给校验节点处理单元和信息比特处理单元。校验节点处理单元根据接收到的比特节点处理单元送来的信息节点的比特更新值，计算本次迭代的校验更新值，并传递给信息比特处理单元和外信息存储单元509。信息比特处理单元根据比特节点处理单元传来的比特更新值以及校验节点处理单元传来的本次迭代的校验更新值来计算信息节点后验概率似然比更新值，输出给循环移位寄存器515。所述译码处理模块，其执行流程如下 (1) 选择输入数据
第一 2选1选择器501对输入的数据进行选择。如果在译码过程中该信息节点第一次参与译码，则选择刚存储信道信息的循环移位寄存器514或515，否则选择另外一个循环移位寄存器514或515中读出的信息节点后验概率似然比。第一 2选1选择器501的输出 IlrSum传递给比特节点处理单元。(2) 计算信息节点的比特更新值
如图5所示，比特节点处理单元包括减法器502、第一补码转化器503和第一截位运算器504，从外信息存储单元读出的上一次迭代的校验更新值llr2Msg01d传递给减法器502， 减法器502将第一 2选1选择器501的输出IlrSum和校验更新值llr2Msg01d相减，得到信息节点的信息更新值IlrNewTmp,校验更新值读取是根据位置标志选择最小还是次小值。 IlrNewTmp传递给第一补码转换器503，将补码形式的数字转换成符号位-绝对值形式的数字llrNewUnsigned。由于累加的过程中可能会出现数据位宽变大的情况，因此需要将第一补码转换器503的输出送入到第一截位运算器504，将位宽改称原先预定的大小。第一截位运算器504出来的比特更新值llr2Check送入校验节点处理单元。( 3 ) 计算校验节点传递给信息节点的校验更新值
如图5所示，校验节点信息更新模块包括最小次小值查找模块和修正模块。最小次小值查找模块由一些比较器组成，结构如图4，修正模块为乘性修正使用3个加法器构成。校验节点处理单元的操作又分为如下几步
①计算与当前校验节点相连的所有信息节点的比特更新值的最小值和次小值。(本实施例采用LMMSA算法，所以需要计算与当前校验节点相连的比特更新值中的最小值和次小值。)
直接使用一个由许多个比较器互相连接而成的最小次小模块505 —次性找出最小和次小值并用行重比特来记录该选择最小还是次小。②乘性修正最小次小模块505输出直接输入到乘法器506中进行乘性修正，即将其乘以一个系数 alpha,经过乘法器之后的输出送入第二截位运算器507。Alpha值通过LDPC码通用仿真平台扫描系数alpha仿真得到，系数alpha为0. 8附近性能最好，实现时可以在0. 8附近取个值，而不重新仿真。③截位运算
从乘法器506出来的信息的位宽比校验更新值的位宽大，所以在进入第二补码转换器 508之前，需要对该值进行的位宽进行调整，由第二截位运算器507调整为校验更新值的位
觅ο④数字格式转换
将第二截位运算器507的输出送入第二补码转换器508，将符号位-绝对值形式的数字转换为补码形式的数字llr2Msg。⑤计算校验节点传递给信息节点的更新值
根据位置比特标志选择最小还是次小作为校验节点传递给信息节点的更新值。最后，本次迭代的校验更新值，存入外信息存储单元401。(3)计算信息节点后验概率似然比更新值
如图5所示，信息节点后验概率似然比更新模块包括缓存器510、第三补码转换器511 和加法器512。缓存器510把比特更新值llr2Check缓存延迟几个周期，从缓存器510出来的数据Q进入第三补码转换器511中，由符号-绝对值形状转化为补码形式1 IrNew,送入加法器512。加法器512的另一个输入是校验更新值llr2Msg，两个值相减，得到信息节点后验概率似然比更新值llrSumNew。llrSumNew的符号位就即为硬判结果，同时存入乒乓的循环移位寄存器514或515。当采用本实施例系统对一个码长为8064、码率为1/2的非规则低密度校验码，现在要对这个码进行译码，扩展因子96，层数为96，即子矩阵的个数为96。该非规则低密度校验码的特点是所有行重为7。具体的译码过程包括以下步骤
步骤一，接收信道信息，信道信息将会被顺序的分割成8064/96=84个子模块，对应84 个循环移位寄存器，乒乓的循环移位寄存器将有一个被用于移位存储信道信息，另一个用于迭代译码使用，然后交换作用，乒乓使用。步骤二，第一 2选1选择模块501会选择用于迭代译码的循环移位寄存器，将选择结果IlrSum送入译码处理模块；
步骤三，从外信息存储单元509读出的上一次迭代的校验更新值IlrfMsgOld和信息节点后验概率似然比llrSum，相减作为Ilr信息，进行补码转换和截位，取得绝对值和符号； 步骤四，在处理过程中，译码处理模块首先得到信息节点的比特更新值llr2Check。根据信息节点的比特更新值llr2Check得到本次迭代校验节点传递给信息节点的校验更新值IlrfMsg并存入外信息存储单元509。接着，译码处理模块根据信息节点的比特更新值 llr2Check和本次迭代校验节点传递给信息节点的校验更新值llr2Msg得到信息节点后验概率似然比更新值IlrSumNew,存入循环移位寄存器。如此完成了一次迭代之后进入下一次迭代。依次类推，直到迭代结束。进入译码处理模块的上一次迭代的校验更新值IlrfMsgOld和信息节点后验概率似然比1 IrSum作为减法器502的两个输入相减，得到信息节点的信息更新值1 lrNewTmp。将IlrNewTmp传递给第一补码转换器503，将补码形式的数字转换成符号位-绝对值形式的数字llrNewUnsigned。第一补码转换器503的输出送入到第一截位运算器504。第一截位运算器504出来的数据llr2Check按顺序存放进缓存器510中。同时，比特更新值llr2Check 传递给最小次小值模块。步骤五，校验节点处理单元中，最小次小模块505从对应
同一行的7个llr2Check选出最小和次小值，输入到乘法器506中进行乘性修正，即乘以 0.8125，从乘法器506出来的信息的位宽比校验节点的更新值的位宽大，所以在进入第二补码转换器508之前，需要对该值进行的位宽进行调整，由第二截位运算器507调整为校验节点的位宽。将第二截位运算器507的输出送入第二补码转换器508，将符号位-绝对值形式的数字转换为补码形式的数字llr2Msg，从第二补码转化器508出来的信息llr2Msg即位校验节点的更新值，存入外信息存储单元509。步骤六，从缓存器510出来的Q进入第三补码转换器511中，由符号-绝对值形状转化为补码形式llrNew，送入加法器512。加法器512的另一个输入是校验更新值llr2Msg， 两个值相减，得到信息节点后验概率似然比更新值llrSumNew。llrSumNew的符号位就即为硬判结果，之后存入循环移位寄存器。步骤七，下一次循环或迭代结束。在本实施例中，没有流水竞争冲突，它利用循环移位寄存器替代memory，消除了流水冲突，不需要插入流水冲突空闲等待周期，有较好吞吐率性能，工作时序也相对简单；不需要耗费庞大资源的交织网络，节省了很多硬件资源，整个译码器资源消耗相对较小。尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。
权利要求
1.一种分层分块非规则低密度校验码译码器，包括译码处理模块、外信息存储单元、 循环移位寄存器，其特征在于，使用循环移位寄存器来存储信息节点的后验概率似然比，使用最小次小值查找模块一次性输出最小和次小值，译码迭代过程用分层方法，分层方法采用母矩阵扩展的k行里各取一行作为一层，每一层译码数量为一个母矩阵，层数为准循环扩展因子；其中外信息存储单元将上次迭代的校验节点传递给信息节点的软值即校验更新值输出给译码处理模块，并存储译码处理模块传输过来的本次迭代中的检验更新值；循环移位寄存器将信息节点的后验概率似然比传递给译码处理模块，并存储译码处理模块传输过来的信息节点的后验概率似然比更新值；译码处理模块将本次迭代中由校验节点传递给信息节点的校验更新值传递给外信息存储单元，将信息节点的后验概率似然比更新值经译码处理模块交织网络传递给循环移位寄存器。
2.根据权利要求1所述的分层分块非规则低密度校验码译码器，其特征是，所述的译码处理模块，包括第一 2选1选择器、比特节点处理单元、校验节点处理单元、信息比特处理单元，其中第一 2选1选择器在信道信息和从循环移位寄存器中读出的信息节点后验概率似然比之间进行选择，并将选择的结果输出给比特节点处理单元；比特节点处理单元计算信息节点的比特更新值，传递给校验节点处理单元和信息比特处理单元；校验节点处理单元根据接收到的比特节点处理单元送来的信息节点的比特更新值，计算本次迭代的校验更新值，并传递给信息比特处理单元和外信息存储单元；信息比特处理单元根据比特节点处理单元传来的比特更新值以及校验节点处理单元传来的本次迭代的校验更新值来计算信息节点后验概率似然比更新值，并经译码处理模块交织网络输出给循环移位寄存器。
3.根据权利要求2所述的分层分块非规则低密度校验码译码器，其特征是，所述的比特节点处理单元，包括减法器、第一补码转换器和第一截位运算器，其中减法器将第一信息节点后验概率似然比和外信息存储单元读出的上一次迭代的校验更新值相减，得到信息节点的信息更新值，传递给第一补码转换器；第一补码转换器将信息节点的信息更新值转换为符号位-绝对值形式的数字，并传输给第一截位运算器；第一截位运算器对第一补码转换器的输出数据进行截位操作，将位宽变为原先预定的信息节点信息的位宽，以避免在累加的过程中可能会出现数据位宽变大的情况，即得到信息节点的比特更新值。
4.根据权利要求2所述的分层分块非规则低密度校验码译码器，其特征是，所述的校验节点处理单元，包括最小次小查找模块、乘法器、第二截位运算器和第二补码转换器，其中最小次小查找模块从比特节点处理单元传输过来的信息找出最小值和次小值，以便进一步乘性修正处理，保存到外信息存储单元；乘法器将最小次小查找模块的输出乘以一个常数，该常数通过软件仿真得到，乘法器的输出再通过第二截位运算器，将校验更新值的位宽约束在一定范围内，之后再经过第二补码转换器，得到最终本次迭代的校验更新值。
5.根据权利要求4所述的分层分块非规则低密度校验码译码器，其特征是，所述最小次小查找模块由许多四输入二输出小单元组成和二输入二输出小单元；所述二输入二输出小单元输入两个节点信息，输出为按大小排列好的的原样数据，作用是对两个数进行排序，由选择器构成；所述四输入二输出小单元四个输入是两个二输入二输出或另两个个四输入二输出的四个输出，作用是把已经排好大小的两组输入数据里面选出四个里的最小与次小值。
6.根据权利要求2所述的分层分块非规则低密度校验码译码器，其特征是，所述的信息比特处理单元，包括缓存器、第三补码转换器、加法器，其中缓存器用于存放比特节点处理单元传输过来的信息节点的比特更新值，其长度等于与当前校验节点相连的信息节点的个数，即等于校验矩阵对应当前校验节点的行重；第三补码转换器接收校验节点处理单元中的缓存器传输过来数据，将符号-绝对值形式的数据转换为补码形式；加法器将第三补码转换器的输出和校验节点处理单元传输过来的本次迭代的校验更新值相加，得到信息节点后验概率似然比更新值，传递给译码循环移位寄存器。
7.根据权利要求1所述的分层分块非规则低密度校验码译码器，其特征是，所述的外信息存储单元使用memory来实现，memory个数为校验节点个数，数据位宽为外信息的数据位宽两倍加上行重比特，存储最大、最小值及最小值位置，存储深度为母矩阵扩展因子；所述的循环移位寄存器个数共有比特节点个数，每个循环移位寄存器输入输出抽头个数为比特节点对应于母矩阵的列重。
8.根据权利要求1所述的一种分层分块非规则低密度校验码译码方法，其特征在于， 包括以下步骤步骤一，获得译码器的输入数据即信道值；步骤二，选择器对信息节点后验概率似然比的输入数据进行选择，如果在译码过程中该信息节点第一次参与译码，则选择刚输入信道信息的移位寄存器作为信息节点后验概率似然比，否则从另外一个循环移位寄存器中读出的数据作为当前迭代的信息节点后验概率似然比传递给译码处理模块；步骤三，从外信息存储单元读取上一次迭代中校验节点传递给信息节点的软值即校验更新值，传递给译码处理模块；步骤四，比特节点处理单元读取出信息节点后验概率似然比和外信息存储单元读取的上一次迭代的校验更新值，得到信息节点的比特更新值，传递给校验节点处理单元；步骤五，校验节点处理单元根据传递给当前校验节点的所有信息节点的比特更新值， 计算本次迭代的校验更新值，这个校验更新值存入外信息存储单元；步骤六，利用第四步计算得到的信息节点的比特更新值和第五步计算得到的本次迭代的校验更新值，计算信息节点的后验概率似然比更新值，然后存入移位寄存器。
9.根据权利要求8所述的一种分层分块非规则低密度校验码译码方法，其特征是，所述译码迭代过程用分层方法，分层方法采用母矩阵扩展的k行里各取一行作为一层，每一层译码数量为一个母矩阵，层数为准循环扩展因子，不需要交织网络，不存在流水冲突。
10.根据权利要求8所述的分层分块非规则低密度校验码译码处理方法，其特征是，所述循环移位寄存器存储信息节点的后验概率似然比，每一次每一层译码迭代中，循环移位寄存器内容移位一次，一个移位寄存器环的几段连接处既输出前一段数据又输入下一段数据。
全文摘要
本发明公开一种通信技术领域的分层分块非规则低密度校验码译码器及译码方法，其中外信息存储单元将上次迭代的校验节点传递给信息节点的软值输出给译码处理模块。循环移位寄存器将信息节点的后验概率似然比更新值传递给译码处理模块。译码处理模块将本次迭代中校验更新值传递给外信息存储单元，同时将信息节点的后验概率似然比更新值经译码处理模块交织网络传递给循环移位寄存器。本发明适用于所有的QC类LDPC码译码，只要是分块的LDPC码字都支持译码；没有流水竞争冲突，有较好吞吐率性能，工作时序也相对简单；不需要耗费庞大资源的交织网络，节省了很多硬件资源，整个译码器资源消耗相对较小。支持译码并行度可以灵活变化。
文档编号H04L1/00GK102281125SQ20111021539
公开日2011年12月14日 申请日期2011年7月29日 优先权日2011年7月29日
发明者俞晖, 崔靖, 徐友云, 杨艺宾, 王轶翔 申请人:上海交通大学