专利名称：具相位扫瞄的正交相位解调装置与方法
技术领域：
本发明是有关于一种相位解调器(phase demodulator),且特别是有关于一种具相位扫猫(phase scanning)的相位解调器与相位解调方法。
背景技术：
因为具相位扫瞄的相位解调器(phase demodulator)可处理移动物体的都卜勒效应(Doppler effect)以撷取相关资讯，所以相位解调器常常是用于成像系统(如雷达、超音波等)及追踪系统(如汽车防撞、胶囊内视镜等)的重要技术之一。一般雷达或超音波等成像系统，大多采用波束成形(beamforming)的多通道系统接收器之架构，其后端再搭配强大的运算处理器(例如CPU)。这一系统中最昂贵的元件之一是末端的感应探棒连接到超音波系统约两公尺长的缆线。此缆线中包含8 256条微型同轴电缆，可能导致显着的讯号衰减。因此，须使用高灵敏度的接收器以达到所要求的动态范围，并实现最佳的系统性倉泛。然而，要设计出提供给未来的医疗使用的理想相位解调系统，需要具备可携性、更低功耗、及强化更多功能性，以做成手持设备，符合医师们及居家中使用。
发明内容
本发明提供一种具相位扫瞄的正交相位解调装置与方法，以简洁且有效的电路设计实现电路数位化。本发明实施例提出一种具相位扫瞄的正交相位解调装置。正交相位解调装置包括环状振荡器、第一 R锁单元、解码单元、计数器单元、第二 R锁单元、第一运算单元以及第二运算单元。环状振荡器输出不同相位的多个相位信号。这些相位信号被分群为多个信号群。这些相位信号的时间延迟是响应于输入电压。第一闩锁单元耦接该环状振荡器，以取样所述相位信号而输出对应于所述信号群的多个闩锁结果。解码单元耦接该第一闩锁单元，以分别解码所述闩锁结果，以及输出对应于所述闩锁结果的多个码的精细部分(fine code) 0计数器单元耦接该环状振荡器，以从所述信号群的每一个信号群中分别选择一个目标相位信号，以及分别计数所述目标相位信号而输出对应于所述信号群的多个计数结果。第二闩锁单元耦接该计数器单元，以取样所述计数结果而输出对应于所述计数结果的所述码的较粗部分(coarse code)。第一运算单元与第二运算单元耦接该解码单元与该第二闩锁单元。第一运算单元使用所述码的一部份进行加减运算，而输出同相信号。第二运算单元使用所述码的另一部份进行加减运算，而输出正交信号。所述信号群包括I+群、Γ群、Q+群以及Q-群；所述码包括第一码、第二码、第三码以及第四码；该第一闩锁单元具有I+路径闩锁单元、Γ路径闩锁单元、Q+路径闩锁单元与Q-路径闩锁单元，该I+路径闩锁单元取样该I+群的相位信号，该Γ路径闩锁单元取样该Γ群的相位信号，该Q+路径闩锁单元取样该Q+群 的相位信号，该Q-路径闩锁单元取样该Q-群的相位信号；该解码单元具有I+路径解码器、Γ路径解码器、Q+路径解码器与Q-路径解码器，该I+路径解码器解码该I+路径闩锁单元的输出而对应产生该第一码的精细部分，该Q+路径解码器解码该Q+路径闩锁单元的输出而对应产生该第二码的精细部分，该Γ路径解码器解码该Γ路径闩锁单元的输出而对应产生该第三码的精细部分，该Q_路径解码器解码该Q_路径闩锁单元的输出而对应产生该第四码的精细部分；该计数器单元具有I+路径计数器、Γ路径计数器、Q+路径计数器与Q-路径计数器，该I+路径计数器计数该I+群中的一个目标相位信号，该Q+路径计数器计数该Q+群中的一个目标相位信号，该Γ路径计数器计数该Γ群中的一个目标相位信号，该Q-路径计数器计数该Q-群中的一个目标相位信号；该第二闩锁单元具有I+路径闩锁器、I路径闩锁器、Q+路径闩锁器与Q-路径闩锁器，该I+路径闩锁器取样该I+路径计数器的输出而对应产生该第一码的较粗部分，该Q+路径闩锁器取样该Q+路径计数器的输出而对应产生该第二码的较粗部分，该Γ路径闩锁器取样该Γ路径计数器的输出而对应产生该第三码的较粗部分，该Q_路径闩锁器取样该Q_路径计数器的输出而对应产生该第四码的较粗部分；该第一运算单元使用该第一码与该第二码进行加减运算而输出该同相信号；以及该第二运算单元使用该第三码与该第四码进行加减运算而输出该正交信号。该I+路径计数器包括:多工器，其多个输入端各自接收该I+群的一个目标相位信号及该Q+群的多个相位信号；以及计数器，其触发端耦接至该多工器的输出端，该计数器的输出端耦接至该I+路径闩锁器。该环状振荡器由4路相同的子环状振荡器组成，所述子环状振荡器的多个输出分别经由不同的耦接器彼此耦接，其中所述耦接器的延迟响应于该输入电压。所述耦接器为闩锁器、电阻电容滤波器或压控延迟线。所述耦接器的任一者包括:第一晶体管，其第一端耦接至第一电压，其第二端耦接至所述子环状振荡器的多个输出的其中一者；第二晶体管，其第一端耦接至该第一电压，其第二端耦接至该第一晶体管的控制端与所述子环状振荡器的多个输出的其中另一者，该第二晶体管的控制端耦接至该第一晶体管的第二端；第三晶体管，其第一端耦接至第二电压，其第二端耦接至该第一晶体管的第二端；第四晶体管，其第一端耦接至该第二电压，其第二端耦接至该第三晶体管的控制 端与该第二晶体管的第二端，该第四晶体管的控制端耦接至该第三晶体管的第二端；第一电容，其第一端接收该输入电压，其第二端耦接至该第一晶体管的第二端；以及第二电容，其第一端接收该输入电压，其第二端耦接至该第二晶体管的第
~.-5.JJU
-~- O该环状振荡器由4路子环状振荡器组成，其中每一个子环状振荡器各自输出奇数个相位信号，该环状振荡器包括:N个第一反相器INVai) INV(1, N),其中该第一反相器INVa,D的输入端耦接至该第一反相器INVa,N)的输出端，而该第一反相器INViui)的输入端耦接至该第一反相器ΙΝν(1,Η)的输出端，I < i彡N ;N个第二反相器INV(2,D INV(2,n)，其中该第二反相器INV(2,D的输入端耦接至该第二反相器INV(2,N)的输出端，而该第二反相器INVi2j0的输入端耦接至该第二反相器INV(2,H)的输出端；N个第三反相器INV03il) INV03,N)，其中该第三反相器INV(3,D的输入端耦接至该第三反相器INV(3,n)的输出端，而该第三反相器INV03, i)的输入端耦接至该第三反相器INV03, H)的输出端；N个第四反相器INV(4,D Ι.(4,Ν)，其中该第四反相器INV(U)的输入端耦接至该第四反相器INV(4,N)的输出端，而该第四反相器INV(4, 0的输入端耦接至该第四反相器INV(4, H)的输出端；N个第一耦接器CPa,D CP(1,N)，其中该第一耦接器CPiui)的第一端耦接至该第一反相器INViui)的输入端，而该第一耦接器CP^的第二端耦接至该第二反相器INV&)的输出端；N个第二耦接器CP(2,D CP(2,N)，其中该第二耦接器CP(2,i)的第一端耦接至该第二反相器INV^i)的输入端，而该第二耦接器CPi2a)的第二端耦接至该第三反相器INVi3a)的输出端；N个第三耦接器CP(3,D CP(3,N)，其中该第三耦接器CPai)的第一端耦接至该第三反相器INV&)的输入端，而该第三耦接器CPai)的第二端耦接至该第四反相器INV(4, υ的输出端；以及N个第四耦接器
CP(4,1) CP(4，N)，
其中该第四耦接器CP(4,i)的第一端耦接至该第一反相器INViui)的输入端，而该第四耦接器CP(4,i)的第二端耦接至该第四反相器1附(“)的输出端。所述第一反相器INVai) INV(1,Ν)其中一者的致能端与所述第三反相器INV(3,D INV03,N)其中一者的致能端受控于致能信号。该环状振荡器由2路子环状振荡器组成，每一个子环状振荡器由2个反相器串组成，每一个反相器串各自输出偶数个相位信号，该环状振荡器包括:N个第一反相器INVa,
I) INV(1,n),其中该第一反相器INVaa)的输入端I禹接至该第一反相器INVa1-D的输出端，I < i彡N ;N个第二反相器INV(2,D INV(2,n)，其中该第二反相器INV(2,i)的输入端耦接至该第二反相器ΙΝν(2,Η)的输出端；Ν个第三反相器INV03il) INV03, Ν)，其中该第一反相器INVa,D的输入端耦接至该第三反相器INV03,Ν)的输出端，该第三反相器INVai)的输入端耦接至该第一反相器INVa, Ν)的输出端，而该第三反相器INVai)的输入端耦接至该第三反相器INV03,H)的输出端；Ν个第四反相器INV(4,D INV(4,n)，其中该第二反相器INV(2,D的输入端耦接至该第四反相器INV(4,N)的输出端，该第四反相器INV(4,D的输入端耦接至该第二反相器Ι.(2,Ν)的输出端，而该第四反相器INV&)的输入端耦接至该第四反相器INVk的输出端；N个第一f禹接器CPai ) CP(1,N),其中该第一f禹接器CPa, υ的第一端I禹接至该第一反相器INVai)的输入端，而该第一耦接器CP(1,i)的第二端耦接至该第二反相器INV^i)的输出端；N个第二耦接器CP(2,d CP(2,N)，其中该第二耦接器CP(2,i)的第一端耦接至该第二反相器INV(2,i)的输入端，而该第二耦接器CP(2,i)的第二端耦接至该第三反相器INV^i)的输出端；N个第三耦接器CP(3,d CP(3,N)，其中该第三耦接器CP(3,i)的第一端耦接至该第三反相器ΙΝν(3,υ的输入端，而该第三耦接器CP(3,υ的第二端耦接至该第四反相器1附(“)的输出端；以及N个第四耦接器CP(4,d CP(4,N)，其中该第四耦接器CP(4,i)的第一端耦接至该第一反相器INVai)的输入端，而该第四耦接器CP(4,υ的第二端耦接至该第四反相器INV(4,O的输出端。所述第一反相器INVai) INVa,N)其中一者的致能端与所述第三反相器INV(3,D INVg, N)其中一者的致能端受控于致能信号。该第一闩锁单元具有多个闩锁电路，每一个闩锁电路各自包括:多工器，其第一输入端接收第一时脉信号，第二输入端接收第二时脉信号，第三输入端接收第三时脉信号，第四输入端接收第四时脉信号；以及闩锁器，其触发端耦接至该多工器的输出端，该闩锁器的输入端接收所述相位信号其中之一，该闩锁器的输出端耦接至该解码单元。本发明实施例提出一种具相位扫瞄的正交相位解调方法。此正交相位解调方法包括:通过环状振荡器提供不同相位的多个相位信号，其中所述相位信号的时间延迟是响应于输入电压；将所述相位信号分群为多个信号群；通过第一闩锁单元分别取样所述相位信号，而获得对应于所述信号群的多个闩锁结果；通过解码单元分别解码所述信号群的所述闩锁结果，而获得对应于所述闩锁结果的多个码的精细部分；从所述信号群的每一个信号群中分别选择一个目标相位信号；通过计数器单元分别计数所述目标相位信号而输出对应于所述信号群的多个计数结果；通过第二闩锁单元分别取样所述计数结果而输出对应于所述计数结果的所述码的较粗部分；通过第一运算单元使用所述码的一部份进行加减运算而输出同相信号；以及通过第二运算单元使用所述码的另一部份进行加减运算而输出正交信号。所述信号群包括I+群、Γ群、Q+群以及Q—群；所述码包括第一码、第二码、第三码以及第四码；该第一闩锁单元具有I+路径闩锁单元、Γ路径闩锁单元、Q+路径闩锁单元与Q-路径闩锁单元，该I+路径闩锁单元取样该I+群的相位信号，该Γ路径闩锁单元取样该Γ群的相位信号，该Q+路径闩锁单元取样该Q+群的相位信号，该Q-路径闩锁单元取样该Q-群的相位信号；该解码单元具有I+路径解码器、Γ路径解码器、Q+路径解码器与Q-路径解码器，该I+路径解码器解码该I+路径闩锁单元的输出而对应产生该第一码的精细部分，该Q+路径解码器解码该Q+路径闩锁单元的输出而对应产生该第二码的精细部分，该Γ路径解码器解码该Γ路径闩锁单元的输出而对应产生该第三码的精细部分，该Q_路径解码器解码该Q_路径闩锁单元的输出而对应产生该第四码的精细部分；该计数器单元具有I+路径计数器、Γ路径计数器、Q+路径计数器与Q-路径计数器，该I+路径计数器计数该I+群中的一个目标相位信号，该Q+路径计数器计数该Q+群中的一个目标相位信号，该Γ路径计数器计数该Γ群中的一个目标相位信号，该Q-路径计数器计数该Q-群中的一个目标相位信号；该第二闩锁单元具有I+路径闩锁器、I路径闩锁器、Q+路径闩锁器与Q-路径闩锁器，该I+路径闩锁器取样该I+路径计数器的输出而对应产生该第一码的较粗部分，该Q+路径闩锁器取样该Q+路径计数器的输出而对应产生该第二码的较粗部分，该Γ路径闩锁器取样该Γ路径计数器的输出而对应产生该第三码的较粗部分，该Q_路径闩锁器取样该Q_路径计数器的输出而对应产生该第四码的较粗部分；该第一运算单元使用该第一码与该第二码进行加减运算而输出该同相信号；以及该第二运算单元使用该第三码与该第四码进行加减运算而输出该正交信号。该环状振荡器由M路相同的子环状振荡器组成，M为2的倍数，所述子环状振荡器的多个输出分别经由不同的 耦接器彼此耦接，其中所述耦接器的延迟响应于该输入电压。所述耦接器为闩锁器、电阻电容滤波器或压控延迟线。基于上述，本发明实施例使用环状振荡器产生多个相位信号，其中所述相位信号被分群为多个信号群。例如，在一些实施例中，所述相位信号被分群为I+、Q+、r、Q-等4组多相位信号，每个相邻相位间的时间延迟(time delay)倒数与类比输入电压的振幅呈正相关。环状振荡器的输出分别经由4组闩锁单元进行取样，再经由解码单元转为4组码的精细部分(fine code)。同时,计数器单元计数I+、Q+、Γ、Q_等4组中每组的其中一个相位信号，第二闩锁单元再进行取样，以得到所述4组码的较粗部分(coarse code)。第一、第二运算单元将所述4组码进行加减运算，即可得到正交相位解调后的数位信号。为让本发明之上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
图1为依据本发明实施例说明一种具相位扫瞄的正交相位解调装置的功能方块示意图。图2A为依据本发明另一实施例说明图1中环状振荡器的电路示意图。图2B为依据本发明更一实施例说明图1中环状振荡器的电路示意图。图3是依据本发明实施例说明图2A与图2B中耦接器的电路示意图。图4是依据本发明实施例说明图1中第一闩锁单元的电路示意图。图5是依据本发明实施例说明图1中计数器单元的电路示意图。图6为依照本发明又一实施例说明图1中环状振荡器的电路示意图。附图标记说明100:相位解调装置110、100A、100B:环状振荡器120:第一闩锁单元130:解码单元140:计数器单元150:第二闩锁单元160:第一运算单元170:第二运算单元410:闩锁电路411、510:多工器412:闩锁器520:计数器Cl C2:电容CK1, CK2, CK3> CK4:时脉信号CP(ljl) CP(1,N):第一率禹接器CP(2,D CP(2,N):第二耦接器CPο, D CP(3, N):第三耦接器CP(4,d CP(4,N):第四耦接器INV(L1) INV(1,n):第一反相器INVi2jD INV(2,N):第二反相器INV(3j1) INV(3, N):第三反相器INVi4j D INV(4,n):第四反相器Ml M4:晶体管Q00 Q63:相位信号Sel、Sel。。 Sel17:控制信号Vin:输入电压
具体实施例方式图1为依据本发明实施例说明一种具相位扫瞄的正交相位解调装置100的功能方块示意图。正交相位解调装置100包括环状振荡器(ring oscillator) 110、第一闩锁单元120、解码单元130、计数器单元140、第二闩锁单元150、第一运算单元160以及第二运算单元170。在一些实施例中，环状振荡器110可以用相互串接的多个延迟胞(delay cell)实现之。这些延迟胞以单一环状结构相互连接，并产生多个相位信号。这些延迟胞的延迟时间响应于输入电压Vin。在另一些实施例中，环状振荡器110由M路相同的子环状振荡器组成，并由这些子环状振荡器共同提供多个相位信号。其中，M为2的倍数。例如，由4路相同的子环状振荡器组成环状振荡器110，并由这些子环状振荡器共同提供多个相位信号。这些子环状振荡器的多个输出分别经由不同的耦接器(coupling device)彼此耦接，其中这些耦接器的延迟时间响应于输入电压Vin。所述耦接器可以是闩锁器、电阻电容(RC)滤波器、压控延迟线等。环状振荡器110与耦接器的实施细节容后详述。环状振荡器110输出的相位信号的数量可以视实际产品的设计需求而定。例如，环状振荡器110输出不同相位的64个相位信号Qcitl Q63。这些相位信号中相邻相位间的时间延迟是响应于输入电压Vin。例如，这些相位信号中每个相邻相位间的时间延迟(timedelay)倒数与类比输入电压Vin的振幅呈正相关。这些相位信号被分群为多个信号群。举例来说，这些相位信号可以被分群为同相群(I+群)、反相群(Γ群)、正交相群(Q+群)以及正交反相群(Q—群)。例如，若以相位信号Q0 Q63为例 ，则I+群包含相位信号Q0 Q15, Q+群包含相位信号Q16 Q31, Γ群包含相位信号 知，Q群包含相位信号Q# 知。第一闩锁单元120耦接环状振荡器110，以取样所述相位信号，而输出对应于所述信号群的多个闩锁结果。例如，于本实施例中第一闩锁单元120具有I+路径闩锁单元、Γ路径闩锁单元、Q+路径闩锁单元与Q-路径闩锁单元。I+路径闩锁单元取样该I+群的相位信号Qc1-Q1515 Γ路径闩锁单元取样该Γ群的相位信号Q32 Q47。Q+路径闩锁单元取样该Q+群的相位信号Q16 Q3i。Q路径円锁单兀取样该CT群的相位信号Q# Qm。于本实施例中，I+路径闩锁单元、I路径闩锁单元、Q+路径闩锁单元与Q-路径闩锁单元是由第一时脉信号CK1、第二时脉信号CK2、第三时脉信号CK3、第四时脉信号CK4所触发而进行取样。其中，时脉信号CKrCKyCKyCK4的频率相同于类比输入电压Vin载频频率时脉信号CKpCKy0(3、0(4分别代表1+、0+、1_、0_等4个相位。多相位输出信号之环状振荡器110搭配第一闩锁单元120中时脉信号的相位旋转，可以实现相位扫瞄。解码单元130耦接第一闩锁单元120，以分别解码第一闩锁单元120的所述闩锁结果，以及输出对应于所述闩锁结果的多个码的精细部分。于本实施例中，这些码包括第一码Α、第二码B、第三码C以及第四码D。例如，解码单元130具有I+路径解码器、Γ路径解码器、Q+路径解码器与Q-路径解码器。I+路径解码器解码I+路径闩锁单元的输出，而对应产生第一码A的精细部分(fine code)。Q+路径解码器解码Q+路径闩锁单元的输出，而对应产生第二码B的精细部分。Γ路径解码器解码Γ路径闩锁单元的输出，而对应产生第三码C的精细部分。Q-路径解码器解码Q-路径闩锁单元的输出，而对应产生第四码D的精细部分。于本实施例中，解码单元130将第一闩锁单元120的输出转为二进码(binary code),作为第一码A、第二码B、第三码C、第四码D的精细部分。计数器单元140耦接环状振荡器110，以从环状振荡器110的所述信号群的每一个信号群中分别选择一个目标相位信号，以及分别计数所述目标相位信号而输出对应于所述信号群的多个计数结果。例如，计数器单元140分别从I+群、Γ群、Q+群以及Q-群中选择最后一个相位信号作为目标相位信号。然后，计数器单元140分别计数I+群、Γ群、Q+群以及Q-群的目标相位信号，而输出对应于所述信号群的多个计数结果给第二闩锁单元150。于本实施例中，计数器单元140具有I+路径计数器、Γ路径计数器、Q+路径计数器与Q-路径计数器。I+路径计数器计数所述I+群相位信号Qtl Q15中的一个相位信号，例如I+群最后的相位信号Q15。Q+路径计数器计数所述Q+群相位信号Q16 Q31中的一个相位信号，例如Q+群最后的相位信号Q31。I路径计数器计数所述Γ群相位信号Q32 Q47中的一个相位信号，例如Γ群最后的相位信号Q47。Q-路径计数器计数所述Q-群相位信号Q48 Q63中的一个相位信号，例如Q-群最后的相位信号Q63。计数器单元140计数后的二进码将被传送至第二闩锁单元150。第二闩锁单元150耦接计数器单元140，以取样计数器单元140的计数结果而输出对应于所述计数结果的所述码的较粗部分。于本实施例中，第二闩锁单元150具有I+路径闩锁器、Γ路径闩锁器、Q+路径闩锁器与Q-路径闩锁器。I+路径闩锁器依照第一时脉信号CK1的触发而取样I+路径计数器的输出，并对应产生第一码A的较粗部分(coarse code)。Q+路径闩锁器依照第二时脉信号CK2的触发而取样Q+路径计数器的输出，并对应产生第二码B的较粗部分。Γ路径闩锁器依照第四时脉信号CK4的触发而取样Γ路径计数器的输出，并对应产生第三码C的较粗部分。Q_路径闩锁器依照第三时脉信号CK3的触发而取样Q_路径计数器的输出，并对应产生第四码D的较粗部分。将上述精细部份及较粗部分合并可以形成多路数位信号，即数位码。第一运算单元160与第二运算单元170耦接解码单元130与第二闩锁单元150。第一运算单元160使用所述码的一部份进行加减运算而输出同相信号Ικ。第二运算单元170使用所述码的另一部份进行加减运算而输出正交信号QK。例如，于本实施例中所述码包括第一码A、第二码B、第三码C与第四码D。第一运算单元160依照第一时脉信号CK1的触发，使用第一码A与第二码B进行加减运算而输出同相信号Ικ。第二运算单元170依照第一时脉信号CK1的触发，使用第三码C与第四码D进行加减运算而输出正交信号QK。此输出信号Ik与Qk等同于类比信号Vin经正交相位解调再串接一抗混迭滤波器及一类比数位转换器后的信号。图2A为依据本发明另一实施例说明图1中环状振荡器110的电路不意图。图1中环状振荡器110的实施方式可以参照图2A所示环状振荡器IlOA的相关说明。请参照图2A，环状振荡器IlOA输出的相位信号的数量可以视实际产品的设计需求而定。于本实施例中，环状振荡器IlOA由4路子环状振荡器组成，其中每一个子环状振荡器各自输出奇数个相位信号。例如，每一个子环状振荡器各自输出15个相位信号,并由这些子环状振荡器共同提供不同相位的多个相位信号Qcitl Q59。这些子环状振荡器的多个输出分别经由不同的率禹接器(coupling device)彼此稱接,其中这些稱接器的延迟时间响应于输入电压Vin。于本实施例中，假设N为15。请参照图2A，环状振荡器IlOA包括N个第一反相器INV(1,D INV(1,n)、N 个第二反相器 INV(2, D INV(2,n)、N 个第三反相器 INV03, INV(3,n)、N个第四反相器INV(4,D INV(4,n)、N个第一耦接器CPai) CP(1,n)、N个第二耦接器CP(2,d
CP (2, N)、
N个第三耦接器 CP (3，I) CP (3，N)
以及N个第四耦接器CP
(4,1) CP (4, N)。第一反相器INV(1,d、IN V(1,2)、...、INVa,n_d、INVa,N)形成第一个子环状振荡器。第一反相器INViui)的输入端稱接至第一反相器INV(1, N)的输 出端。其它第一反相器INVai)的输入端耦接至前一级第一反相器INVa1-D的输出端，其中I < i彡N。其中，第一反相器INV(ia) INV(1,n)其中任何一个反相器的致能端受控于致能信号PA。例如，于本实施例中，第一反相器INV(1,D的致能端受控于致能信号PA。第一反相器INVai)可以用任何具有致能控制功能的反相电路实现之，例如反及闸(NAND gate)、反或闸(NOR gate)等。其它第一反相器INV(1,2) INV(1,n)可以用任何具有反相功能的电路实现之，例如反闸(NOT gate)等。第一个子环状振荡器的第一反相器INV(1,d INV(1, N)分别提供相位信号Q32、Q04、Q36、Q(I8、Q40、Ql2、Q44、Ql6、Q48、Q20、Q52、Q24、Q56、Q28、Q(10。第二反相器INVwpINVw)、...、INV(2,n_d、INV(2,n)形成第二个子环状振荡器。第二反相器INV(2,D的输入端耦接至第二反相器INV(2,n)的输出端。其它第二反相器INV(2, 0的输入端耦接至前一级第二反相器INV(2,H)的输出端。第二反相器INV(2,D INV(2,n)可以用任何具有反相功能的电路实现之，例如反闸等。第二个子环状振荡器的第二反相器INV(2,
1) INV(2,N)分力llis供相似{曰可 Q31、Q(!3、Q35、Q(I7、Q39、Qll、Q43、Ql5、Q47、Ql9、Q51、Q23、Q55、Q27、Q59。第三反相器INVai^INVa2).....1NV(3,n_d、INV(3,n)形成第三个子环状振荡器。第
三反相器INVai)的输入端耦接至第三反相器INV03, N)的输出端。其它第三反相器INV03, 0的输入端耦接至前一级第三反相器INV03W)的输出端。其中，第三反相器INV03il) INV03,N)其中任何一个反相器的致能端受控于致能信号PA。例如，于本实施例中，第三反相器INV(3,
2)的致能端受控于致能信号PA。第三反相器INV(3,2)可以用任何具有致能控制功能的反相电路实现之，例如反及闸、反或闸等。其它第三反相器INV03,^ INV03,3) INV03,N)可以用任何具有反相功能的电路实现之，例如反闸等。第三个子环状振荡器的第三反相器INV(3,D INV (3, N)分力 llis 供相似{曰 Q3。、Q(I2、Q34、Q(I6、Q38、Ql。、Q42、Ql4、Q46、Ql8、卩5。、卩22、卩54、卩26、卩58。第四反相 器工附^、〗.…).....1NVi4j^,INV(4jN)形成第四个子环状振荡器。第
四反相器INV(4,D的输入端耦接至第四反相器INV(4,n)的输出端。其它第四反相器INV(4, 0的输入端耦接至前一级第四反相器INV^)的输出端。第四反相器INV(4,D INV(4,n)可以用任何具有反相功能的电路实现之，例如反闸等。第四个子环状振荡器的第四反相器INV(4,
I) INV(4,n)分力ijis供相可 Q29、Q(ll、Q33、Q(I5、Q37、Q(I9、Q41、Ql3、Q45、Ql7、Q49、Q21、Q53、Q25、Q57。第一耦接器CPa, i)的第一端耦接至第一反相器INVa, i)的输入端，而第一耦接器CPiui)的第二端耦接至第二反相器INV(2,i)的输出端。例如，第一耦接器CPa,D的第一端与第二端分别耦接至第一反相器INVai)的输入端与第二反相器INV(2,D的输出端。第二耦接器CPai)的第一端耦接至第二反相器INVai)的输入端，而第二耦接器CP&)的第二端耦接至第三反相器ΙΝν(3,υ的输出端。例如，第二耦接器CP(2,D的第一端与第二端分别耦接至第二反相器INV(2,D的输入端与第三反相器INVai)的输出端。第三耦接器CPai)的第一端耦接至第三反相器INVai)的输入端，而第三耦接器CP(3,i)的第二端耦接至第四反相器INV(4,υ的输出端。例如，第三耦接器CP(3,D的第一端与第二端分别耦接至第三反相器INV(3,D的输入端与第四反相器INV(4,D的输出端。第四耦接器CP(4,i)的第一端耦接至第一反相器INVa,i)的输入端，而第四耦接器CP(4,i)的第二端耦接至第四反相器INV(4,i)的输出端。例如，第四耦接器CP(4,D的第一端与第二端分别耦接至第一反相器INVu)的输入端与第四反相器INVi4j 1}的输出端。图2B为依据本发明更一实施例说明图1中环状振荡器110的电路示意图。图1中环状振荡器110的实施方式可以参照图2B所示环状振荡器IlOA的相关说明。请参照图2B，环状振荡器IIOA包括N个第一反相器INVai) INV(1,n)、N个第二反相器INV^1) INV(2,n)、N个第三反相器INVai) INV03, N)、N个第四反相器INV&) INV(4,n)、N个第一耦接器CPai) CP(1,n)、N个第二耦接器CPai) CP(2,n)、N个第三耦接器CPai) CP(3,N)以及N个第四耦接器CP(4,d CP(4,N)。图2B所示实施例可以参照图2A的相关说明。其中不同于图2A所示实施例之处，在于本实施例中N为偶数(例如16)，以及反相器INVai)、INV(2,d、INVο,d与INV(4,D的输入端的连接结构。例如，第一反相器INVu)的输入端耦接至第三反相器INV03,N)的输出端，第二反相器INV(2,D的输入端耦接至第四反相器INV(4,n)的输出端，第三反相器INVai)的输入端耦接至第一反相器INV(1,n)的输出端，第四反相器INV(4,d的输入端耦接至第二反相器INV(2,n)的输出端，而图2B所示环状振荡器IlOA的其他元件连接结构可以参照图2A的相关说明。因此，请参照图2B，环状振荡器IlOA由2路子环状振荡器组成，其中每一个子环状振荡器由2个反相器串组成 ，每一个反相器串各自输出偶数个相位信号。例如，每一个反相器串各自输出16个相位信号，并由这些反相器串共同提供不同相位的多个相位信号Qm Q63O第一个子环状振荡器的第一反相器1附(1>1) INV(1,N)与第三反相器INV03il) INV03,N)分别提供相位信号 Q34 > Qo4> Q3S > Qo8> Q42> Ql2 > Q46 > Ql6 > Q5O > Q2O 、Q54、Q24、Q58、Q28、卩62、卩32、Q(I2、Q36 > Q06 > Q40 > Qio> Q44> Qh> Q48 > Qis> Q52 > Q22 > Q56 > Q26 > Q60 > Q30^ 而第二个子环状振荡器的第二反相器INV(U) INV(2,N)与第四反相器INV(U) INV(4,N)分别提供相位信号Q63、Q33、Qtl3、Q37、Q07、
Q41、Qi1、Q45、Ql5、Q49、Ql9、Q53、Q23、Q57、Q27、卩61、Q31、Q(ll、卩35、Q(I5、卩39、Q(I9、卩43、卩13、卩47、卩17、卩51、卩21、
卩55、卩25、卩59、^29°通过调整上述环状振荡器IlOA中反相器INV(1,d INV(1,n)、INVai) INV(2,n)、INV(3a) INVai^INVh1) INV(4,n)所接收的电源电压，可以对应调整相位解调装置100的解析度。另外，在本实施例中耦接器0 (1,1) 0 (1^、0 (2,1) 0 (2,1<)、0 (3,1) 0 (3,1^以及CP(4,D CP(4,N)可为具有延迟(delay)调整的闩锁器(latch)。例如，图3是依据本发明实施例说明图2B中耦接器CP(1,d的电路示意图。图2A所示耦接器与图2B所示其他耦接器的实现方式可以参照耦接器CP(1,D的相关说明。请参照图3，耦接器CP(1,D包括第一晶体管Ml、第二晶体管M2、第三晶体管M3、第四晶体管M4、第一电容Cl以及第二电容C2。于本实施例中，晶体管Ml与M2为P通道金属氧化物半导体(P_channel metal oxide semiconductor, PM0S)晶体管，晶体管 M3 与 M4 为N通道金属氧化物半导体(N-channel metal oxide semiconductor, NM0S)晶体管。电容Cl以及C2是以NMOS晶体管实现之，如图3所示。第一晶体管Ml的第一端(例如源极)耦接至第一电压(例如系统电压)。第一晶体管Ml的第二端(例如漏极)耦接至图2B中第一个子环状振荡中反相器INV(3,n)的输出(即反相器INV(1,D的输入)，以接收相位信号Q3Q。第二晶体管M2的第一端(例如源极)耦接至该第一电压。第二晶体管M2的第二端(例如漏极)耦接至第一晶体管Ml的控制端(例如闸极)。第二晶体管M2的漏极亦耦接至第二个子环状振荡器中反相器INV(2,2)的输入(即反相器INV(2,D的输出)，以接收相位信号Q63。第二晶体管M2的控制端(例如闸极)耦接至第一晶体管Ml的第二端。第三晶体管M3的第一端(例如源极)耦接至第二电压(例如接地电压)。第三晶体管M3的第二端(例如漏极)耦接至第一晶体管Ml的第二端。第四晶体管M4的第一端(例如源极)耦接至该第二电压。第四晶体管M4的第二端(例如漏极)耦接至第三晶体管M3的控制端(例如闸极)与第二晶体管M2的第二端。第四晶体管M4的控制端(例如闸极)稱接至第三晶体管M3的第二端。第一电容Cl的第一端接收输入电压Vin。第一电容Cl的第二端耦接至第一晶体管Ml的第二端。第二电容C2的第一端接收输入电压Vin。第二电容C2的第二端耦接至第二晶体管M2的第二端。依据输入电压Vin的变化，耦接器CP(1, D的延迟被对应调整。图4是依据本发明实施例说明图1中第一闩锁单元120的电路示意图。第一闩锁单元120具有多个闩锁电路。这些闩锁电路的实现方式相类似，如图4所示。例如，以闩锁电路410为例，闩锁电路410包括多工器411以及闩锁器412。多工器411的第一输入端接收第一时脉信号CK1，第二输入端接收第二时脉信号CK2，第三输入端接收第三时脉信号CK3，第四输入端接收第四时脉信号CK4。多工器411依据控制信号Seltltl的控制，选择将时脉信号CK1XK2XK3与CK4其中一者传送给闩锁器412。闩锁器412的触发端耦接至多工器411的输出端。円锁器412的输入端接收环状振荡器IlOA的相位信号Qtltl Q63其中之一(例如相位信号QJ。闩锁器412的输出端耦接至解码单元130。原先扫猫相位O度时，I+路径的相位信号依序为Qtll Q16。此时，相位信号Qtll Q16搭配的时脉为CK1,相位信号Q17 Q32搭配的时脉为CK2,相位信号Q33 Q48搭配的时脉为0(4，相位信号Q49 Q63与Qtltl搭配的时脉为CK3。所以，第一闩锁单元120中部份闩锁电路依据相位选取的控制信号Seltll Sel16选择使用时脉信号CK1，其他路径可以此类推。当扫瞄相位转到5.625度时(本例的下一个扫瞄相位)，I+路径的相位信号依序为Q02 此时，相位信号Qci2 Q17搭配的时脉为CK1,相位信号Q18 Q33搭配的时脉为CK2，相位信号Q34 Q49搭配的时脉为CK4,相位信号Q5tl Q63与Qcitl Qtll搭配的时脉为CK3。所以，第一R锁单兀1 20中部份円锁电路依据控制信号Seltl2 Sel17选择使用时脉信号CK1,同样，其他路径可以此类推。图5是依据本发明实施例说明图1中计数器单元140的电路示意图。图5只绘示计数器单元140的I+路径计数器。Q+路径计数器、I路径计数器与Q-路径计数器的实现方式可以参照图5所示I+路径计数器的相关说明而类推之。于本实施例中，I+路径计数器包括多工器510以及计数器(counter) 520。多工器510的多个输入端各自接收该I+群中的一个目标相位信号以及该Q+群中的多个相位信号。例如，多工器510的多个输入端各自接收I+群相位信号中最后一个相位信号Q16以及Q+群中除了最后一个相位信号Q32外的其他相位信号Q17 Q31，如图5所不。多工器510依据控制信号Sel的控制,选择将相位信号Q16 Q31其中一者传送给计数器520。计数器520的触发端耦接至多工器510的输出端。计数器520的输出端耦接至第二闩锁单元150的I+路径闩锁器。原先扫瞄相位O度时，I+路径的相位信号依序为Qtll Q16。第二闩锁单元150中I+路径闩锁器搭配的时脉为CK1，所以计数器单元140的I+路径计数器便需搭配相位信号Q16,以此类推，计数器单元140的Q+路径计数器需搭配相位信号Q32,计数器单元140的Γ路径计数器需搭配相位信号Q48,计数器单元140的Q-路径计数器需搭配相位信号Qtltlt5所以，计数器单元140的I+路径计数器依据相位选取的控制信号Sel选择使用相位信号Q16触发计数器520。其他路径可以此类推。当扫瞄相位到5.625度时(本例的下一个扫瞄相位)，I+路径的相位信号依序为Q02 Q17。计数器单元140的I+路径计数器需搭配相位信号Q17,计数器单元140的Q+路径计数器需搭配相位信号Q33,计数器单元140的Γ路径计数器需搭配相位信号Q49,计数器单元140的Q-路径计数器需搭配相位信号Qtllt5所以，计数器单元140的I+路径计数器依据相位选取的控制信号Sel选择使用相位信号Q17触发计数器520。同样，其他路径可以此类推。图6为依照本发明又一实施例说明图1中环状振荡器110的电路示意图。图1中环状振荡器110的实施方式可以参照图6所示环状振荡器IlOB的相关说明。图6所示实施例可以参照图2A、图2B、图3的相关说明。不同于图2B所示实施例之处,在于图6所示实施例将2路子环状振荡器的反闸全改为具有2输入端的反及闸。反及闸的其中一个输入端作为脉波触发端(例如接收致能信号PA)，另一个输入端作为环状振荡器的串接输入端。这些反及闸的输出分别经由耦接器依序耦接到不同子环状振荡器之反及闸的输入端。与图2B所示实施例相似，耦接器可为具有延迟调整的闩锁器，而环状振荡器所接收的电源电压也可以用来调整解析度。原先扫瞄相位为O度时，使用脉波分别触发输出为Qtll及Q33的反及闸，其他反及闸的脉波触发端全设定为” I”。当扫瞄相位到5.625度时，脉波改为分别触发输出为Qtl2及Q34的反及闸，其他反及闸的脉波触发端全设定为” I”。以下说明一种具相位扫瞄的正交相位解调方法。此正交相位解调方法包括:通过环状振荡器110提供不同相位的多个相位信号，其中所述相位信号的时间延迟是响应于输入电压Vin ;将所述相位信号分群为多个信号群；通过第一闩锁单元120分别取样所述相位信号，而获得对应于所述信号群的多个闩锁结果；通过解码单元130分别解码所述信号群的所述闩锁结果，而获得对应于所述闩锁结果的多个码的精细部分；从所述信号群的每一个信号群中分别选择一个目标相位信号；通过计数器单元140分别计数所述目标相位信号而输出对应于所述信号群的多个计数结果；通过第二闩锁单元150分别取样所述计数结果而输出对应于所述计数结果的所述码的较粗部分；通过第一运算单元160使用所述码的一部份进行加减运算而输出同相信号Ik ;以及通过第二运算单元170使用所述码的另一部份进行加减运算而输出正交信号QK。综上所述，本发明实施例发明一具相位扫瞄的正交相位解调装置100。具相位扫瞄的相位解调装置100可以被应用于成像系统(如雷达和超音波)及追踪系统(如汽车防撞和胶囊内视镜)。其可处理 移动物体的都卜勒效应(Doppler effect)，以撷取相关资讯。此夕卜，相位解调装置100也可以应用在其他医疗器材(如呼吸监测和多导程心电图)。相位解调装置100使用具脉波触发延迟的多相位输出信号之环状振荡器110，产生1+、0+、1_、0_等4组的多相位信号。这些相位信号中每个相邻相位间的时间延迟倒数与类比输入信号Vin的振幅呈正相关。环状振荡器110的输出分别经由4组闩锁单元，并以正交时脉(其频率与类比输入信号Vin载频相同的Coci)进行取样，再经由解码单元130转为二进码(binarycode)的精细部分(fine code)。同时，I+、Q+、Γ、Q_等4组相位信号中，每组最后的相位输出信号接到计数器，再进行取样可以得到二进码的较粗部分(coarse code) 0将精细及较粗的码合并，再进行加减运算即可得到正交相位解调后的数位信号Ik与QK。因此相位解调装置100至少具有简化的电路设计，最后输出为正交相位解调后的I1^P (^等2路径之二进码，大量实现电路数位化，转换制成容易，对面积、功耗、及电压需求较低，较精准的相位移，依需求可调整的解析度。虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，当可作些许之更动与润饰，故本发明的保护范围以权利要求书为准。
权利要求
1.一种具相位扫瞄的正交相位解调装置，包括: 环状振荡器，输出不同相位的多个相位信号，其中所述相位信号被分群为多个信号群，且所述相位信号的时间延迟是响应于输入电压； 第一闩锁单元，耦接该环状振荡器以取样所述相位信号而输出对应于所述信号群的多个FI锁结果； 解码单元，耦接该第一闩锁单元以分别解码所述闩锁结果，以及输出对应于所述闩锁结果的多个码的精细部分； 计数器单元，耦接该环状振荡器以从所述信号群的每一个信号群中分别选择一个目标相位信号，分别计数所述目标相位信号而输出对应于所述信号群的多个计数结果； 第二闩锁单元，耦接该计数器单元以取样所述计数结果而输出对应于所述计数结果的所述码的较粗部分； 第一运算单元，耦接该解码单元与该第二 R锁单元，该第一运算单元使用所述码的一部份进行加减运算而输出同相信号；以及 第二运算单元，耦接该解码单元与该第二 R锁单元，该第二运算单元使用所述码的另一部份进行加减运算而输出正交信号。
2.如权利要求1所述的正交相位解调装置，其特征在于，所述信号群包括Γ群、r群、Q+群以及Q-群; 所述码包括第一码、第二码、第三码以及第四码； 该第一闩锁单元具有I+路径闩锁单元、I路径闩锁单元、Q+路径闩锁单元与Q-路径闩锁单元，该I+路径闩锁单元取样该I+群的相位信号，该Γ路径闩锁单元取样该Γ群的相位信号，该Q+路径闩锁单元取样该Q+群的相位信号，该Q-路径闩锁单元取样该Q-群的相位信号; 该解码单元具有I+路径解码器、I路径解码器、Q+路径解码器与Q-路径解码器，该I+路径解码器解码该I+路径闩锁单元的输出而对应产生该第一码的精细部分，该Q+路径解码器解码该Q+路径闩锁单元的输出而对应产生该第二码的精细部分，该Γ路径解码器解码该Γ路径闩锁单元的输出而对应产生该第三码的精细部分，该Q_路径解码器解码该Q_路径闩锁单元的输出而对应产生该第四码的精细部分； 该计数器单元具有I+路径计数器、I路径计数器、Q+路径计数器与Q-路径计数器，该I+路径计数器计数该I+群中的一个目标相位信号，该Q+路径计数器计数该Q+群中的一个目标相位信号，该Γ路径计数器计数该Γ群中的一个目标相位信号，该Q-路径计数器计数该CT群中的一个目标相位信号； 该第二闩锁单元具有I+路径闩锁器、Γ路径闩锁器、Q+路径闩锁器与Q-路径闩锁器，该I+路径闩锁器取样该I+路径计数器的输出而对应产生该第一码的较粗部分，该Q+路径闩锁器取样该Q+路径计数器的输出而对应产生该第二码的较粗部分，该Γ路径闩锁器取样该Γ路径计数器的输出而对应产生该第三码的较粗部分，该Q_路径闩锁器取样该Q_路径计数器的输出而对应产生该第四码的较粗部分； 该第一运算单元使用该第一码与该第二码进行加减运算而输出该同相信号；以及 该第二运算单元使用该第三码与该第四码进行加减运算而输出该正交信号。
3.如权利要求2所述的正交相位解调装置，其特征在于，该I+路径计数器包括:多工器，其多个输入端各自接收该I+群的一个目标相位信号及该Q+群的多个相位信号；以及 计数器，其触发端耦接至该多工器的输出端，该计数器的输出端耦接至该I+路径闩锁器。
4.如权利要求1所述的正交相位解调装置，其特征在于，该环状振荡器由4路相同的子环状振荡器组成，所述子环状振荡器的多个输出分别经由不同的耦接器彼此耦接，其中所述耦接器的延迟响应于该输入电压。
5.如权利要求4所述的正交相位解调装置，其特征在于，所述耦接器为闩锁器、电阻电容滤波器或压控延迟线。
6.如权利要求4所述的正交相位解调装置，其特征在于，所述耦接器的任一者包括: 第一晶体管，其第一端耦接至第一电压，其第二端耦接至所述子环状振荡器的多个输出的其中一者； 第二晶体管，其第一端耦接至该第一电压，其第二端耦接至该第一晶体管的控制端与所述子环状振荡器的多个输出的其中另一者，该第二晶体管的控制端耦接至该第一晶体管的第二端； 第三晶体管，其第一端耦接至第二电压，其第二端耦接至该第一晶体管的第二端； 第四晶体管，其第一端耦接至该第二电压，其第二端耦接至该第三晶体管的控制端与该第二晶体管的第二端，该第四晶体管的控制端耦接至该第三晶体管的第二端； 第一电容，其第一端接收该输入电压，其第二端耦接至该第一晶体管的第二端；以及 第二电容，其第一端接收 该输入电压，其第二端耦接至该第二晶体管的第二端。
7.如权利要求1所述的正交相位解调装置，其特征在于，该环状振荡器由4路子环状振荡器组成，其中每一个子环状振荡器各自输出奇数个相位信号，该环状振荡器包括: N个第一反相器INVn) INV(1, N),其中该第一反相器INVn)的输入端稱接至该第一反相器INV(1, N)的输出端，而该第一反相器INVa 0的输入端耦接至该第一反相器INVa H)的输出端，I < i ^ N； N个第二反相器INV(2,D INV(2,n)，其中该第二反相器INV(2,D的输入端耦接至该第二反相器INV(2,n)的输出端，而该第二反相器INV(2, 0的输入端耦接至该第二反相器INV(2, H)的输出端； N个第三反相器INVai) INV03, N)，其中该第三反相器INV03il)的输入端耦接至该第三反相器INV03, N)的输出端，而该第三反相器INV03, 0的输入端耦接至该第三反相器INV03, H)的输出端； N个第四反相器INV(4,D INV(4,n)，其中该第四反相器INV(4,D的输入端耦接至该第四反相器INV(4,n)的输出端，而该第四反相器INV(4, 0的输入端耦接至该第四反相器INV(4, H)的输出端； N个第一耦接器CPai) CPa,N)，其中该第一耦接器CPaa)的第一端耦接至该第一反相器INVai)的输入端，而该第一耦接器CPai)的第二端耦接至该第二反相器INVai)的输出端; N个第二耦接器CP (2,1) CP(2，N)，其中该第二耦接器CP(2,i)的第一端耦接至该第二反相器INV(2,i)的输入端，而该第二耦接器CP(2,i)的第二端耦接至该第三反相器INV^i)的输出端; N个第三耦接器CPai) CP(3,N)，其中该第三耦接器CPai)的第一端耦接至该第三反相器INV(3,i)的输入端，而该第三耦接器CP(3,i)的第二端耦接至该第四反相器1附(“)的输出端；以及 N个第四耦接器CP(4,d CP(4,N)，其中该第四耦接器CP(4,i)的第一端耦接至该第一反相器INVai)的输入端，而该第四耦接器CP(“)的第二端耦接至该第四反相器1附(“)的输出端。
8.如权利要求7所述的正交相位解调装置，其特征在于，所述第一反相器INV(1,d INV(1,N)其中一者的致能端与所述第三反相器INV03,D INV(3,N)其中一者的致能端受控于致能信号。
9.如权利要求1所述的正交相位解调装置，其特征在于，该环状振荡器由2路子环状振荡器组成，每一个子环状振荡器由2个反相器串组成，每一个反相器串各自输出偶数个相位信号，该环状振荡器包括: N个第一反相器INVai) INV(1, N),其中该第一反相器INVai)的输入端稱接至该第一反相器INVaH)的输出端，I < i彡N ; N个第二反相器INV(2,D INV(2,n)，其中该第二反相器INV(2, 0的输入端耦接至该第二反相器INV(2, H)的输出端； N个第三反相器INV03il) INV03, N)，其中该第一反相器INVail)的输入端耦接至该第三反相器INV03,N)的输出端，该第三反相器INV03,D的输入端耦接至该第一反相器INV(1,n)的输出端，而该第三反相器INVai)的输入端耦接至该第三反相器INV0^1)的输出端； N个第四反相器INV(4,D INV(4,n)，其中该第二反相器INV(2,D的输入端耦接至该第四反相器INV(4,n)的输出端，该第四反相器INV(4,D的输入端耦接至该第二反相器INV(2,n)的输出端，而该第四反相器INV(“的输入端耦接至该第四反相器INV(4,H)的输出端； N个第一耦接器CPai) CPa,N)，其中该第一耦接器CPaa)的第一端耦接至该第一反相器INVai)的输入端，而该第一耦接器CP(1,i)的第二端耦接至该第二反相器INV^i)的输出端; N个第二耦接器CP (2,1) CP(2，N)， 其中该第二耦接器CP(2,i)的第一端耦接至该第二反相器INV(2,i)的输入端，而该第二耦接器CP(2,i)的第二端耦接至该第三反相器INV^i)的输出端; N个第三耦接器CPai) CP(3,N)，其中该第三耦接器CPai)的第一端耦接至该第三反相器INV(3,i)的输入端，而该第三耦接器CP(3,i)的第二端耦接至该第四反相器1附(“)的输出端；以及 N个第四耦接器CP(4,d CP(4,N)，其中该第四耦接器CP(4,i)的第一端耦接至该第一反相器INVai)的输入端，而该第四耦接器CP(“)的第二端耦接至该第四反相器1附(“)的输出端。
10.如权利要求9所述的正交相位解调装置，其特征在于，所述第一反相器INVu) INVa,N)其中一者的致能端与所述第三反相器INV03,D INV(3,N)其中一者的致能端受控于致能信号。
11.如权利要求1所述的正交相位解调装置，其特征在于，该第一闩锁单元具有多个闩锁电路，每一个闩锁电路各自包括: 多工器，其第一输入端接收第一时脉信号，第二输入端接收第二时脉信号，第三输入端接收第三时脉信号，第四输入端接收第四时脉信号；以及 闩锁器，其触发端耦接至该多工器的输出端，该闩锁器的输入端接收所述相位信号其中之一，该闩锁器的输出端耦接至该解码单元。
12.—种具相位扫猫的正交相位解调方法,包括: 通过环状振荡器提供不同相位的多个相位信号，其中所述相位信号的时间延迟是响应于输入电压； 将所述相位信号分群为多个信号群； 通过第一闩锁单元分别取样所述相位信号，而获得对应于所述信号群的多个闩锁结果; 通过解码单元分别解码所述信号群的所述闩锁结果，而获得对应于所述闩锁结果的多个码的精细部分； 从所述信号群的每一个信号群中分别选择一个目标相位信号； 通过计数器单元分别计数所述目标相位信号而输出对应于所述信号群的多个计数结果; 通过第二闩锁单元分别取样所述计数结果而输出对应于所述计数结果的所述码的较粗部分； 通过第一运算单元使用所述码的一部份进行加减运算而输出同相信号；以及 通过第二运算单元使用所述码的另一部份进行加减运算而输出正交信号。
13.如权利要求12所述的正交相位解调方法，其特征在于，所述信号群包括I+群、I-群、Q+群以及Q-群; 所述码包括第一码、第二码、第三码以及第四码； 该第一闩锁单元具有I+路径闩锁单元、I-路径闩锁单元、Q+路径闩锁单元与Q-路径闩锁单元，该I+路径闩锁单元取样该I+群的相位信号，该I-路径闩锁单元取样该I-群的相位信号，该Q+路径闩锁单元取样该Q+群的相位信号，该Q-路径闩锁单元取样该Q-群的相位信号; 该解码单元具有I+路径解码器、I-路径解码器、Q+路径解码器与Q-路径解码器，该I+路径解码器解码该I+路径闩锁单元的输出而对应产生该第一码的精细部分，该Q+路径解码器解码该Q+路径闩锁单元的输出而对应产生该第二码的精细部分，该I-路径解码器解码该I-路径闩锁单元的输出而对应产生该第三码的精细部分，该Q_路径解码器解码该Q_路径闩锁单元的输出而对应产生该第四码的精细部分； 该计数器单元具有I+路径计数器、I-路径计数器、Q+路径计数器与Q-路径计数器，该I+路径计数器计数该I+群中的一个目标相位信号，该Q+路径计数器计数该Q+群中的一个目标相位信号，该I-路径计数器计数该I-群中的一个目标相位信号，该Q-路径计数器计数该CT群中的一个目标相位信号； 该第二闩锁单元具有I+路径闩锁器、I-路径闩锁器、Q+路径闩锁器与Q-路径闩锁器，该I+路径闩锁器取样该I+路径计数器的输出而对应产生该第一码的较粗部分，该Q+路径闩锁器取样该Q+路径计数器的输出而对应产生该第二码的较粗部分，该Γ路径闩锁器取样该Γ路径计数器的输出而对应产生该第三码的较粗部分，该Q_路径闩锁器取样该Q_路径计数器的输出而对应产生该第四码的较粗部分； 该第一运算单元使用该第一码与该第二码进行加减运算而输出该同相信号；以及 该第二运算单元使用该第三码与该第四码进行加减运算而输出该正交信号。
14.如权利要求12所述的正交相位解调方法，其特征在于，该环状振荡器由M路相同的子环状振荡器组成，M为2的倍数，所述子环状振荡器的多个输出分别经由不同的耦接器彼此耦接，其中所述耦接器的延迟响应于该输入电压。
15.如权利要求14所述的正交相位解调方法，其特征在于，所述耦接器为闩锁器、电阻电容滤波器或压控延迟线。
全文摘要
一种具相位扫瞄的正交相位解调装置与方法。此装置包括环状振荡器、第一闩锁单元、解码单元、计数器单元、第二闩锁单元、第一运算单元以及第二运算单元。第一闩锁单元取样环状振荡器所输出的多个相位信号。解码单元解码第一闩锁单元的输出，而对应产生第一码、第二码、第三码、第四码的精细部分。计数器单元计数相位信号。第二闩锁单元取样计数器单元的输出，而对应产生第一码、第二码、第三码、第四码的较粗部分。第一运算单元使用第一码与第二码进行加减运算。第二运算单元使用第三码与第四码进行加减运算。
文档编号H04L27/38GK103166905SQ20121006264
公开日2013年6月19日 申请日期2012年3月7日 优先权日2011年12月16日
发明者邱焕科, 彭家洪 申请人:财团法人工业技术研究院