一种制备材料芯片的正交组合掩膜方法
【技术领域】
[0001]本发明属于材料技术领域。涉及固态组合筛中的掩膜策略设计和相应掩膜刻制的方法。
【背景技术】
[0002]随着科学技术的发展，人们对材料性能的要求也越来越高。而材料性能主要取决于其成分和结构，(包括已知的或未知的)异性能的材料。传统的材料研究采用了串行的炒菜式的合成方法，耗时长，成本高，规律性不足。1995年以来发展了并行集成的材料合成技术，称之为材料芯片。材料芯片的提出被Science杂志推举为1998年世界十大科技进展之一。所谓材料芯片实质上是一种高密度的材料库阵列，运用并行组合掩膜策略和薄膜材料合成技术，可以快速地将成千上万种具有不同化学组分的材料并行集成到一块基片上，即为合成材料芯片。材料芯片上具有大量的不同材料的物理信息和结构信息，通过对其进行高效率的、并行的结构与性能测试，可以达到材料快速合成和优化的目的。项晓东等人最早采用二分法组合掩膜技术与溅射沉积相结合制造出世界上第一个材料芯片(Xiang X D，Sun X D,Briceno G，et al.Science，1995，268: (5218): 1738)。随后材料芯片技术被成功应用于巨磁阻材料(Briceno G,Chang H Y, Sun X D，et al.Science，1995，270(5234):273)、磷光体材料(Wang J S，Yoo Y,Gao C，et al.Science，1998，279(5357): 1712)、光催化材料(Kimura S.Applied Surface Science，2002，189:177)、铁电/介电材料(Chang H，Gao C,Takeuchi I，et al.Applied Physics Letters，1998，72( 17): 2185)、磁光材料等的研究，大大提高了新材料开发和优化的效率。近年来人们对材料芯片的测试方法与设备进行了大量的研究，然而，却忽视了研究和提出新的掩膜策略。
[0003]组合掩膜技术最早是用于制备半导体集成电路的一种方法，近几年它被用于制备材料芯片。根据现有的文献报道，掩膜策略大体上可分为两类:一类是最终所得的材料成分是分立的，如二分掩膜策略(Xiang X D，Sun X D,Briceno G，et al.Science，1995，268:(5218): 1738)和四分掩膜策略(Schultz P G,Xiang X D.Current Opin1n in Sol idState&Materials Science，1998,3:153)；另一类是最终所得的材料成分是连续的(XiangX D，Sun X D,Briceno G，et al.Science，1995，268: (5218): 1738)，如连续移动掩膜策略。对于分立掩膜策略来说，到目前为止，用其制备的材料芯片所包含元素的水平K(这里的水平是指材料的含量变化)最多为4，不能很好地体现材料性能随成分的变化趋势。而用梯度掩膜策略制成的芯片，虽然可以弥补分立掩膜策略的缺陷，却受到元素种类数η的制约。K分分形掩膜策略(冯兰，顾明，蔡英文.高技术通讯，2004，(6):39)可以很好的解决Γ材料芯片的制备，对于水平数大于等于3时采用Sierpinski的分形方法(董连科.分形理论及其应用.辽宁:科学技术出版社，1991)，将一个正K边形(K〈6时)分割成具有相同大小的(Κ+1)个区域，将其中一个外间区域设置为通透区域，掩膜旋转K次后(每次旋转360/Κ度)，完成一个元素K个水平的浓度沉积;随后每增加一个元素，将子区域相似于基本的掩膜结构进行K分分形处理，经过η次分形并逐次K次旋转操作，就可得含Γ个样品的材料芯片。当Κ>6时，为防止正多边形重叠，可用圆形代替正多边形，除中心圆半径r中LfR/a+t)，其余K个外切圆半径r= =Rt/(l+t)，其中R为材料芯片半径，t = sin(180°/K)。这种掩膜策略在一定程度能解决多因素多浓度水平的材料芯片制备问题，但缺点也十分明显。随着K增大，(K+1)分形圆中心圆半径和外切圆半径相差越来越大，芯片面积利用率快速降低;分形策略沉积同一元素同一浓度水平到各样品，只能保证沉积厚度一致，而实际浓度并不一致;此外，分形掩膜制备过程复杂且沉积时角度转动需要精确控制。本发明提出一种正交组合掩膜策略，在不降低芯片使用率的前提下，实现任意η个元素K个浓度水平的材料芯片制备，利用正交设计的优势(阵列中的样品具有代表性)，可以样品数量较少的情况下，也能得到统计学意义筛选结果，进一步提尚筛选/优化效率。
【发明内容】
[0004]本发明的目的是提出一种制备材料芯片的正交组合掩膜方法。
[0005]本发明是通过以下技术方案实现的。
[0006]本发明所述的制备材料芯片的正交组合掩膜方法:设制备η种元素K个浓度水平(元素含量)材料芯片，其正交组合掩膜设计及制备过程为:按照浓度水平数K刻制K块条状基础模块，K1，K2，…Kj…，Kk(每个条状基础模块的分为K个区域，窗口位置为第j格)；按不同顺序纵向排列这K个基础模块(如:KiK2，…Kk，或K2，...&( K1)，拼合成K个方形模块;随后将方形膜块按改进的K*(n-1)(当η大于等于K时)或K*(K-1)(当η小于K时)正交表，拼接成η块单个元素沉积掩膜。单个元素沉积时每沉积一个浓度水平，掩膜平移一格，移动K次后，即完成K个浓度水平的沉积。
[0007]所述的改进的Κ*(η_1)正交表是以标准LK*n(Kn+1)型正交表(可查阅常用正交表手册或正交表构造软件)为基础，去除正交表中第I列及前K行，剩余部分即是改进κ*(η-1)正交表。等水平数正交实验，若要包含K个浓度水平，其实验次数必须大于等于K2。因此，当η〈Κ时，标准正交表则采用LK?(Kn+1)(可查阅常用正交表手册或正交表构造软件)。去除正交表中第I列及前K行，剩余部分即是改进K*(K-1)。
[0008]采用正交掩膜，经过沉积Κ*η次后，材料芯片上最终得到Κ*(η-1)(当η大于等于K时)或κ*(κ-1)(当η小于K时)个样品。单个元素每个浓度水平出现η-1或K-1次，通过平均值分析和极差分析可得最佳掺杂元素及其最佳浓度水平。
[0009]本发明的技术效果:相比二元、四元、梯度等组合掩膜策略，本发明具有元素分立、元素浓度准连续的同步筛选优势;相比K分分形掩膜策略，本发明材料芯片面积的利用率更高，筛选效率更快的特点。
【附图说明】
[0010]图1为本发明实施例1以正交表L25(56)为母本得到改进5*(5-1)正交表过程示意图。其中(a)为标准L25(56)正交表，(b)为改进5*(5-1)正交表。
[0011]图2为本发明实施例1中正交组合掩膜(K= 5，n = 5)和所制备的正交材料芯片紫外激发发光照相示意图(颜色越浅亮度越大)。
[0012]图3实施例1中正交组合掩膜(K= 5，n = 5)的刻制过程示意图。(a)是条状基础模块，(b)是方形模块，(c)是单个元素沉积掩膜。
[0013]图4为本发明实施例2以正交表L9(34)为母本得到改进3*(3-1)正交表过程示意图。其中(a)为标准Lg(34)正交表，(b)为改进3*(3_1)正交表。
[0014]图5为本发明实施例2中正交组合掩膜(K= 3，n = 3)和所制备的正交材料芯片紫外发光照相示意图(颜色越浅亮度越大)。
[0015]图6实施例2中正交组合掩膜(Κ= 3，η = 3)的刻制过程示意图。(a)是条状基础模块，(b)是方形模块，(c)是单个元素沉积掩膜。
[0016]图7为本发明实施例3以正交表1^8(37)为母本得到改进3*(6_1)正交表过程示意图。其中(a)为标准Li8(37)正交表，(b)为改进3*(6_1)正交表。
[0017]图8为本发明实施例3中正交组合掩膜(K= 3，n = 6)和所制备的正交材料芯片介电系数示意图(颜色越浅介电系数越小)。
[0018]图9实施例3中正交组合掩膜(Κ= 3，η = 6)的刻制过程示意图。(a)是条状基础模块，(b)是方形模块，(c)是单个元素沉积掩膜。
[0019]图10为本发明实施例4以正交表L25(53)为母本得到改进5*(5_1)正交表过程示意图。其中(a)为标准L25(53)正交表，(b)为改进5*(5-1)正交表。
[0020]图11为本发明实施例4中正交组合掩膜(K= 5，n = 2)和所制备的正交材料芯片硬度系数示意图(颜色越浅硬度系数越大)。
[0021]图12实施例4中正交组合掩膜(Κ= 5，η = 2)的刻制过程示意图。(a)是条状基础模块，(b)是方形模块，(c)是单个元素沉积掩膜。
【具体实施方式】
[0022]本发明将结合以下实施例作进行进一步的说明。
[0023]实施例1。
[0024]以制备碱土正娃酸盐Me2Si04: Eu2+0.οι (Me = Be, Mg, Ca, Sr, Ba)正交组合材料芯片(5因素5浓度水平)为例。每个碱土离子5个浓度水平通过5个沉积厚度实现，分别是0.2nm、
0.4nm、0.6nm、0.8nm、Inm(组合方法中元素浓度通常用元素沉积厚度来控制)。
[0025]以正交表L25(56)为母本得到改进5*(5_1)正交表(如图1):取L25(56)中框线为母本(排除第I列和表中的前5行，此时表中剩余的5*4(2?6列，6?25行)。将S12层沉积厚度均固定为1.5nm(以Si的原子浓度为标准，S卩Si的原子浓度为I)，按改进正交表5*(5-1)进行制备，可得