专利名称：用于薄膜电阻器生产的硬掩膜的制作方法
技术领域：
本发明涉及一种制造集成电路器件的方法，更具体的，本发明涉及一种薄膜电阻器的制造方法。
背景技术：
半导体集成电路(IC)产业经历了快速增长。在IC发展的过程中，功能密度(如每晶片区域的互连器件的数量)普遍地增加而几何尺寸(如使用制造工艺可创造最小的元件(或线路))减小了。这种缩小比例尺度过程一般通过增加的生产效率和降低的相关成本提供效益。这种缩小比例尺度也增加了加工和生产ICS的复杂性，因此为了实现这些进步，IC生产需要类似的发展。例如，当通过各种技术节点缩小半导体器件比例尺度时，由于薄膜电阻器材料(如SiCr，NiCr，以及TaN)显示出稳定性和所需要的电阻属性，因此使用这些薄膜电阻器材料。例如，薄膜电阻器材料可提供低热阻力系数以及低电压阻力系数。制造薄膜电阻器包括在带有部分硬掩膜层(在制造期间使用，保留在电阻器材料层末端的上方)的基板上方形成薄膜电阻器材料层。硬掩膜层可用于电子连接目的，并且一般是TiN， TiW或Mo层。尽管现有用于薄膜电阻器生产的硬掩膜层对于它们的预期目的来说已经基本足够，但是它们却不能在所有方面令人完全满意。
发明内容
针对现有技术的缺陷，本发明提供了一种薄膜电阻器的制造方法，包括提供半导体基板；在所述半导体基板的上方形成电阻层；在所述电阻层的上方形成硬掩膜层，其中所述硬掩膜层包括位于所述电阻层上方的阻挡层和位于所述阻挡层上方的介电层；以及，在所述硬掩膜层中形成暴露所述阻挡层的一部分的开口。根据本发明所述的薄膜电阻器的制造方法，其中形成所述电阻层包括形成SiCr， NiCr，或 iTaN 层。根据本发明所述的薄膜电阻器的制造方法，其中形成所述硬掩膜层包括形成作为所述阻挡层的TiN，Tiff或Mo层。根据本发明所述的薄膜电阻器的制造方法，其中形成所述硬掩膜层包括形成作为所述介电层的SiON，SiO2，非晶碳层，或其组合物。根据本发明所述的薄膜电阻器的制造方法，其中在所述硬掩膜层中形成暴露所述电阻层的一部分的所述开口，包括通过第一蚀刻工艺图案化所述阻挡层；以及通过第二蚀刻工艺图案化所述介电层。根据本发明所述的薄膜电阻器的制造方法，其中在所述硬掩膜层中形成暴露所述电阻层的一部分的所述开口，包括
在所述介电层的上方形成光阻层；图案化所述光阻层以暴露所述介电层的一部分；蚀刻所述介电层的暴露部分，从而暴露所述阻挡层的一部分；然后，除去所述光阻层；并且蚀刻所述阻挡层的暴露部分，从而暴露所述电阻层的部分。根据本发明所述的薄膜电阻器的制造方法，其中所述蚀刻所述介电层的暴露部分包括实施干式蚀刻工艺。根据本发明所述的薄膜电阻器的制造方法，其中实施所述干式蚀刻工艺包括实施选择性的干式蚀刻工艺，使得所述阻挡层作为蚀刻停止层起作用。根据本发明所述的薄膜电阻器的制造方法，其中所述蚀刻所述阻挡层的暴露部分包括实施湿式蚀刻工艺。根据本发明所述的薄膜电阻器的制造方法，其中实施所述湿式蚀刻工艺包括实施过氧化氢(H2O2)湿浸工艺。根据本发明的另一方面所述的一种薄膜电阻器的制造方法，包括提供半导体基板；在所述基板上方形成绝缘层；在所述绝缘层上方形成薄膜电阻器层；在所述薄膜电阻器层上方形成硬掩膜层，其中所述硬掩膜层包括在所述薄膜电阻器层上方的阻挡层以及所述阻挡层上方的介电层；除去所述介电层的一部分以暴露所述阻挡层的一部分；以及
除去所述阻挡层的暴露部分以暴露所述薄膜电阻器层的一部分。根据本发明所述的薄膜电阻器的制造方法，其中形成所述薄膜电阻器层包括形成SiCr层；形成所述阻挡层包括形成TiN层；以及形成所述介电层包括形成SiON层。根据本发明所述的薄膜电阻器的制造方法，其中除去所述介电层的部分以暴露所述阻挡层的部分包括
在所述介电层的上方形成光阻层；图案化所述光阻层以形成暴露所述介电层的部分的开口 ；实施干式蚀刻工艺以除去所述介电层的暴露部分，从而暴露所述阻挡层的部分； 以及然后，除去所述光阻层。根据本发明所述的薄膜电阻器的制造方法，其中除去所述阻挡层的暴露部分包括实施湿式蚀刻工艺。根据本发明所述的薄膜电阻器的制造方法，包括在暴露所述薄膜电阻器层的部分之前，图案化所述介电层，阻挡层，以及薄膜电阻层以界定薄膜电阻器结构的形状。根据本发明所述的方法，其中图案化所述介电层，阻挡层，以及薄膜电阻器层以界定所述薄膜电阻器结构包括利用第一掩膜；以及暴露所述薄膜电阻器层的部分包括利用第二掩膜。根据本发明的另一方面所述的一种薄膜电阻器的制造方法，包括提供半导体基板；在所述半导体基板上方形成薄膜电阻器层；在所述薄膜电阻器层的上方形成阻挡层；在所述阻挡层的上方形成介电层；使用第一掩膜以图案化所述介电层，阻挡层，以及薄膜电阻器层，其中所述图案化的介电层，阻挡层，以及薄膜电阻器层界定薄膜电阻器结构的形状；以及使用第二掩膜以除去所述图案化的介电层和阻挡层的部分，以暴露所述图案化的薄膜电阻器层的一部分。根据本发明所述的薄膜电阻器的制造方法，其中使用所述第一掩膜以形成所述图案化的介电层，阻挡层，以及薄膜电阻器层以界定所述薄膜电阻器结构的所述形状包括界定薄膜电阻器部分；以及界定焊盘区域部分。根据本发明所述的薄膜电阻器的制造方法，其中使用所述第一掩膜以图案化所述介电层，阻挡层，以及薄膜电阻器层包括在所述介电层上方形成第一光阻层；使用所述第一掩膜图案化所述第一光阻层，从而暴露所述介电层的一部分；蚀刻所述介电层的暴露部分以及处于所述介电层的暴露部分的下面的所述阻挡层和薄膜电阻器层的部分，从而形成所述图案化的介电层，阻挡层，以及薄膜电阻器层；以及然后，除去所述第一光阻层。根据本发明所述的薄膜电阻器的制造方法，其中使用所述第二掩膜以除去所述图案化的介电层和阻挡层的部分以暴露所述图案化的薄膜电阻器层的部分包括在所述图案化的介电层的上方形成第二光阻层；使用所述第二掩膜图案化所述第二光阻层，从而暴露所述图案化的介电层的一部分；蚀刻所述图案化的介电层的暴露部分，从而暴露所述图案化的阻挡层的一部分；然后，除去所述第二光阻层；以及蚀刻所述图案化的阻挡层的暴露部分，从而暴露所述图案化的薄膜电阻器层的部分。
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的数量和尺寸可以被任意增加或减少。图1是制造集成电路器件的方法的流程图，所述集成电路器件包括根据本发明的各个方面的薄膜电阻器。
图2A-5A是根据图1的方法在生产的各个生产阶段的简略的集成电路器件的顶视图。图2B-5B分别是图2A-5A示出的集成电路器件的横截面简图。
具体实施例方式以下公开提供了许多用于实施本发明的不同部件的不同实施例或示例。以下描述元件和布置的具体示例以简化本公开。当然这些仅仅是示例并不希望限定。例如，以下描述中第一部件形成在第二部件的上方或之上可包括其中将第一和第二部件直接接触形成的实施例，而且也可包括其中将额外部件形成在第一和第二部件之间的实施例，使得第一和第二部件可不直接接触。另外，本公开可在各个示例中重复参照数字和/或字母。该重复是为了简明和清楚，而且其本身没有规定所述各种实施例和/或结构之间的关系。图1是根据本发明的各个方面为了制造集成电路器件的方法100的实施例的流程图。方法100由提供了半导体基板的方框102开始。方框104中将绝缘层形成在基板的上方。方框106中将电阻层形成在绝缘层的上方。方法100延续到方框108，将硬掩膜层形成在电阻层的上方。硬掩膜层包括阻挡层和介电层。在本实施例中，将阻挡层形成在电阻层的上方，并且将介电层形成在阻挡层的上方。方框110中，将开口形成在硬掩膜层中。开口暴露了电阻层的一部分。方法100延续到方框112，实施后续的加工处理以完成集成电路器件的生产。在方法100之前，中间和之后可提供额外的步骤，并且对于方法的其它实施例可以替换或删除一些所述步骤。以下的讨论阐述了集成电路器件的各种实施例，根据图1的方法100可以生产所述集成电路器件。图2A-5A为根据图1的方法100生产的各个阶段部分或全部集成电路器件200的简略顶视图。图2B-5B分别为图2A-5A示出的集成电路器件200的简略横截面视图。在所示的实施例中，集成电路器件200包括薄膜电阻器。集成电路器件200可进一步包括存储元件和/或逻辑电路；无源元件如电阻器，电容器，感应器，和/或保险丝以及有源元件如η 沟道场效应晶体管(NFETs)，ρ沟道场效应晶体管(PFETs)，金属氧化物半导体场效应晶体管(MOSFETs)，互补金属氧化物半导体晶体管(CMOk)，高电压晶体管，和/或高频晶体管； 其它合适的元件；或其组合。为了清楚以更好的理解本发明的发明概念，将图2A-5A和图 2B-5B简化。可将额外的部件加入到集成电路器件200中，可以替换或删除集成电路器件 200的其它实施例中的一些以下描述的部件。参照图2A和2B，集成电路器件200包括基板210。在所述实施例中，基板210是包括硅的半导体基板。基板210可为ρ-型或η-型基板。可选地，基板210包括其它的基础基板(如锗)；复合基板包括碳化硅，砷化镓，磷化镓，磷化铟，砷化铟，和/或锑化铟；合金半导体包括 SiGe，GaAsP，AlInAs，AlGaAs，GalnAs，GalnP，和 / 或 GaInAsP ；或其组合。基板210可为绝缘体上半导体(SOI)。半导体基板210可包括掺杂外延层，梯度半导体层，和 /或位于其它类型半导体层下面的半导体层，例如硅层在硅锗层之上。基板210包括各种取决于设计需求的掺杂区域(未示出)，如ρ-型井或η-型井。 掺杂区域掺杂了 P-型掺杂剂，如硼或BF2 ；η-型掺杂剂，如磷或砷；或其组合。以P-井结构，N-井结构，双井结构，或使用凸起的结构将掺杂区域直接形成在基板210上。将隔离部件(未示出)形成在基板210中以分离基板的各个区域和集成电路器件200的各个器件。隔离部件利用隔离技术(例如局部硅氧化(LOCOS)和/或(STI)浅沟槽隔离)以界定和电隔离各个区域。将绝缘层220形成在基板210上方。在所述实施例中，绝缘层220为氧化层 (如硅氧化层)。通过合适的工艺形成绝缘层220，如化学气相沉积(CVD)，化学气相沉积 (PVD)，原子层沉积(ALD)，高密度电浆CVD (HDPCVD)，有机金属CVD (MOCVD)，远程等离子体 CVD (RPCVD)，等离子体增强CVD (PECVD)，脉冲激光沉积(PLD)，其它合适的技术，或其组合。将电阻层230形成在绝缘层220上方。在所述实施例中，电阻层230包括薄膜电阻器材料(如硅铬(SiCr))。可选地，电阻层230包括其它合适的电阻材料(如NiCr或TaN)。 可基于所需的电阻器属性来选择电阻层230的材料。通过合适的工艺形成电阻层230，如 CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, PLD，其它合适的技术，或其组合。在电阻层230的上方形成硬掩膜层M0。在所示实施例中，硬掩膜层240包括阻挡层242和介电层M4。阻挡层242形成在电阻层230的上方，以及介电层244形成在阻挡层 M2的上方。在所示实施例中，阻挡层242为导电层。例如，阻挡层242包括TiN。可选地， 阻挡层242包括TiW，Mo，其它合适的导电材料，或其组合。阻挡层242具有约250埃到约 2000埃的厚度。正如以上所述通过合适的工艺形成阻挡层M2。可在同一个工艺处理室在原位形成阻挡层242和电阻层230。在所示实施例中，介电层244包括氮氧化硅(SiON)。SiON层具有约100埃到大约 1000埃的厚度。可选地，介电层244包括氧化硅，氮化硅，非晶碳，其它合适的介电材料，或其组合。介电层244可具有多层结构。例如，在其它实施例中，介电层244包括形成在阻挡层242上方的氧化层，以及形成在氧化层上方的SiON或SiN层。在另一个实施例中，介电层 244包括形成在阻挡层242上方的非晶碳膜层，以及形成在非晶碳膜层上方的SiON或SiN 层。在又一实施例中，非晶碳膜层和SiON或SiN层是颠倒的。介电层244可包括其它各种介电材料的组合。介电层244可为多晶硅层，或为包括多晶硅层和介电材料层的多层。正如以上所述通过合适的工艺形成介电层对4。参照图3A和3B，除去硬掩膜层M0，电阻层230以及绝缘层220的一部分以形成薄膜电阻器结构250。薄膜电阻器结构250包括250A部分和250B部分。250A部分界定薄膜电阻器的形状，特别是薄膜电阻器的长度L和宽度W。250B部分界定焊盘区域。在所示实施例中，通过光刻和蚀刻工艺形成薄膜电阻器结构250。例如，将光阻层(未示出)形成在硬掩膜层MO的上方并且通过光刻工艺构成图案以具有一个或多个开口，所述开口为薄膜电阻器结构250界定图案。所述一个或多个开口暴露了硬掩膜层MO的部分，尤其是介电层M4。示例的光刻工艺可包括涂光刻胶，软烘，掩膜对准，暴露，暴后烤，显影光刻胶，和 /或硬烤的工艺步骤。示例性光刻工艺使用掩膜来界定电阻器形状和焊盘区域。可通过其它合适的技术实施或代替光刻工艺，如无掩膜光刻，电子束写入，离子束写入，和/或分子印记。光刻工艺可实施纳米压印光刻技术。蚀刻工艺(使用图案化光阻层作为掩膜)除去硬掩膜层240的暴露部分以及硬掩膜层240的暴露部分以下的电阻层230和绝缘层220以形成薄膜电阻器结构250。在所示实施例中，蚀刻工艺为干式蚀刻工艺。可选地，可利用湿式蚀刻工艺或干式和湿式蚀刻工艺的组合。然后通过脱胶工艺(如O2等离子体灰化工艺) 除去图案化光阻层。参考图4A-4B和5A-5B，除去硬掩膜层240的部分以暴露一部分电阻层230。在图
84A和4B中，除去硬掩膜层MO的介电层M4的一部分。在所示实施例中，光刻和蚀刻工艺除去了介电层M4的一部分。例如，将光阻层(未示出)形成在硬掩膜层MO的上方并且通过光刻工艺构成图案以具有一个或多个开口，所述开口界定了暴露介电层M4的部分的图案。示例性光刻工艺可包括涂光刻胶，软烘，掩膜对准，暴露，曝后烤，显影光刻胶，和/或硬烤的工艺步骤。可通过其它合适的技术来实施或替换光刻工艺，如无掩膜光刻，电子束写入，离子束写入，和/或分子印记。光刻工艺可实施纳米压印光刻技术。蚀刻工艺(使用图案化光阻层作为掩膜)除去介电层M4的暴露部分，从而暴露硬掩膜层MO的阻挡层242 的部分。在所述实施例中，蚀刻工艺为干式蚀刻工艺。所述干式蚀刻工艺为选择性蚀刻工艺，选择使得阻挡层242作为蚀刻停止层发挥作用。可选地，可利用湿式蚀刻工艺或干式和湿式蚀刻工艺的组合除去介电层M4的暴露部分。随后，例如通过脱胶工艺(如O2等离子体灰化工艺)除去图案化光阻层。随后实施清洗工艺。残留层(如TiO层)可在暴露的阻挡层242上方形成。通过合适的清洗过程(如SF6处理)除去残留层。在图5A和5B中，除去硬掩膜层MO的阻挡层M2的暴露部分以暴露电阻层230。 在所示实施例中，蚀刻工艺(使用图案化介电层244作为掩膜)除去阻挡层M2的暴露部分，从而暴露电阻层230的部分。在示例性实施例中，蚀刻工艺为湿式蚀刻工艺。例如，集成电路器件200经过过氧化氢湿浸以除去暴露的阻挡层M2。可选地，可利用干式蚀刻工艺或干式和湿式蚀刻工艺的组合除去阻挡层M2的暴露部分。随后实施清洗工艺。实施随后的工艺以完成集成电路器件200的制造。例如，可将接触层(如Al或AlCu层)形成在其余硬掩膜层240上方以形成电阻层230上的末端接触。然后将末端接触连接到集成电路器件200的其它元件。集成电路器件200显示出高精密度和稳定性，包括低热阻力系数(TCR) 和低电压阻力系数(VCR)。本发明提供了许多不同的实施例。不同的实施例具有不同的优势，并且任何实施例都没有必须要求特定的优势。例如，制造集成电路器件的方法包括提供半导体基板；在半导体基板的上方形成电阻层；在电阻层的上方形成硬掩膜层，其中硬掩膜层包括位于电阻层和介电层(位于阻挡层之上)之上的阻挡层；并且在硬掩膜层中形成开口以暴露出电阻层的部分。电阻层包括SiCr，NiCr，或TaN。阻挡层包括TiN，TiW或Mo。介电层包括SiON， SiO2，非晶碳层，或其组合。通过第一蚀刻工艺通过图案化阻挡层在硬掩膜层中形成开口，并且通过第二蚀刻工艺图案化介电层。通过在介电层的上方形成光阻层来形成硬掩膜层中的开口 ；图案化光阻层以暴露介电层的一部分；蚀刻介电层的暴露部分，从而暴露阻挡层的一部分；之后，除去光阻层；然后蚀刻阻挡层的暴露部分，从而暴露电阻层的一部分。在另一个示例中，制造薄膜电阻器的方法包括提供半导体基板；在基板上方形成绝缘层；在绝缘层上方形成薄膜电阻器层；在薄膜电阻器层的上方形成硬掩膜层。硬掩膜层包括处于薄膜电阻器层上方的阻挡层，还有处于阻挡层上方的介电层。所述方法也包括除去介电层的一部分以暴露阻挡层的一部分并且除去阻挡层的暴露部分以暴露薄膜电阻器层的一部分。在一些实施例中，薄膜电阻器层为SiCr层，阻挡层为TiN层，并且介电层为 SiON 层。除去介电层的一部分可包括在介电层的上方形成光阻层；图案化光阻层以形成暴露一部分介电层的开口；实施干式蚀刻工艺以除去介电层暴露部分，从而暴露阻挡层的部
9分；然后，除去光阻层。除去阻挡层的暴露部分可包括实施湿式蚀刻工艺。在一些实施例中， 在暴露一部分薄膜电阻器层之前，图案化介电层，阻挡层，和薄膜电阻器层以界定薄膜电阻器结构的形状。图案化介电，阻挡，以及薄膜电阻器层可包括使用第一掩膜，以及暴露一部分薄膜电阻器层可包括使用第二掩膜。在另一个示例中，方法包括提供半导体基板；在半导体基板的上方形成薄膜电阻器层；在薄膜电阻器层上方形成阻挡层；在阻挡层上方形成介电层；使用第一掩膜图案化介电层，阻挡层，以及薄膜电阻器层，其中图案化的介电层，阻挡层，以及薄膜电阻器层界定薄膜电阻器结构的形状；以及使用第二掩膜除去图案化的介电层和阻挡层的部分，以暴露一部分图案化的薄膜电阻器层。可使用第一掩膜界定薄膜电阻器部分和焊盘区域部分。使用第一掩膜以图案化介电层，阻挡层，以及薄膜电阻器层可包括在介电层上形成第一光阻层；使用第一掩膜图案化第一光阻层，从而暴露介电层的一部分；蚀刻介电层的暴露部分以及介电层的暴露部分以下的阻挡和薄膜电阻器层的部分，从而形成图案化介电层，阻挡层，以及薄膜电阻器层；然后，除去第一光阻层。使用第二掩膜除去图案化介电层和阻挡层的部分可包括在图案化的介电层的上方形成第二光阻层；使用第二掩膜图案化第二光阻层，从而暴露图案化的介电层的一部分；蚀刻图案化的介电层的暴露部分，从而暴露图案化的阻挡层的一部分；然后，除去第二光阻层；然后蚀刻图案化的阻挡层的一部分；之后，除去第二光阻层；以及蚀刻图案化的阻挡层的暴露部分，从而暴露图案化的薄膜电阻层的部分。上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
权利要求
1.一种薄膜电阻器的制造方法，包括 提供半导体基板；在所述半导体基板的上方形成电阻层；在所述电阻层的上方形成硬掩膜层，其中所述硬掩膜层包括位于所述电阻层上方的阻挡层和位于所述阻挡层上方的介电层；以及，在所述硬掩膜层中形成暴露所述阻挡层的一部分的开口。
2.根据权利要求1所述的方法，其中形成所述电阻层包括形成SiCr，NiCr，或TaN层。
3.根据权利要求1所述的方法，其中形成所述硬掩膜层包括形成作为所述阻挡层的 TiN, TiW 或 Mo 层。
4.根据权利要求1所述的方法，其中形成所述硬掩膜层包括形成作为所述介电层的 SiON, SiO2，非晶碳层，或其组合物。
5.根据权利要求1所述的方法，其中在所述硬掩膜层中形成暴露所述电阻层的一部分的所述开口，包括通过第一蚀刻工艺图案化所述阻挡层；以及通过第二蚀刻工艺图案化所述介电层。
6.根据权利要求1所述的方法，其中在所述硬掩膜层中形成暴露所述电阻层的一部分的所述开口，包括在所述介电层的上方形成光阻层；图案化所述光阻层以暴露所述介电层的一部分；蚀刻所述介电层的暴露部分，从而暴露所述阻挡层的一部分；然后，除去所述光阻层；并且蚀刻所述阻挡层的暴露部分，从而暴露所述电阻层的部分。
7.根据权利要求6所述的方法，其中所述蚀刻所述介电层的暴露部分包括实施干式蚀刻工艺。
8.根据权利要求7所述的方法，其中实施所述干式蚀刻工艺包括实施选择性的干式蚀刻工艺，使得所述阻挡层作为蚀刻停止层起作用。
9.一种薄膜电阻器的制造方法，包括 提供半导体基板；在所述基板上方形成绝缘层； 在所述绝缘层上方形成薄膜电阻器层；在所述薄膜电阻器层上方形成硬掩膜层，其中所述硬掩膜层包括在所述薄膜电阻器层上方的阻挡层以及所述阻挡层上方的介电层；除去所述介电层的一部分以暴露所述阻挡层的一部分；以及除去所述阻挡层的暴露部分以暴露所述薄膜电阻器层的一部分。
10.一种薄膜电阻器的制造方法，包括 提供半导体基板；在所述半导体基板上方形成薄膜电阻器层； 在所述薄膜电阻器层的上方形成阻挡层； 在所述阻挡层的上方形成介电层；使用第一掩膜以图案化所述介电层，阻挡层，以及薄膜电阻器层，其中所述图案化的介电层，阻挡层，以及薄膜电阻器层界定薄膜电阻器结构的形状；以及使用第二掩膜以除去所述图案化的介电层和阻挡层的部分，以暴露所述图案化的薄膜电阻器层的一部分。
全文摘要
本发明公开了制造集成电路器件(如薄膜电阻器)的方法。示例性方法包括提供半导体基板；在所述半导体基板的上方形成电阻层；在所述电阻层的上方形成硬掩膜层，其中所述硬掩膜层包括处于所述电阻层上方的阻挡层以及处于所述阻挡层上方的介电层；以及在所述硬掩膜层中形成开口以暴露所述电阻层的一部分。
文档编号H01L21/02GK102299054SQ20101057800
公开日2011年12月28日 申请日期2010年12月2日 优先权日2010年6月28日
发明者刘铭棋, 匡训冲, 叶德强, 喻中一, 张立文, 曾元泰, 曾华洲, 赵治平 申请人:台湾积体电路制造股份有限公司