专利名称：使用内存字线硬掩膜延伸部的集成电路制造方法
技术领域：
本发明一般涉及半导体技术和在闪存中形成字线。
背景技术：
过去已开发出不同类型的内存作为用于计算机和相似系统的电存储介质。这些内存包括电可擦除可编程只读存储器(EEPROM)和电可编程只读存储器(EPROM)。各类型的内存都有优点和缺点。EEPROM容易被擦除而不需要额外的外部装置，但是具有较小的数据储存密度、较低的速度和较高的成本。反之，EPROM具有较低的成本和较大的数据储存密度，但是缺少可擦除性。
一种称之为“快闪”EEPROM或闪存的新式内存已经变得相当普遍，这是因为这种内存结合了EPROM的高密度和低成本，以及EEPROM的电可擦除性的优点。闪存可再写入而且不需要电力即可保持其内容。它用于多种便携式电子产品中，例如手机、便携式计算机、录音机等，以及在许多较大型的电子系统中，例如车辆、飞机、工业控制系统等。
在闪存中，信息位与例如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)芯片的较早型的内存一样单独地编程。然而，与DRAM和SRAM一次可擦除一个位不同，闪存目前必须以固定的多位区块或区段来擦除。
传统上，闪存由许多的快闪存储单元所构成，在每个存储单元中储存了一个位，各存储单元由热电子注入而编程和由隧道效应(Fowler-Nordheim)而擦除。然而，越来越大的市场需求已驱使快闪存储单元朝向增加速度和密度方面发展。已研发出的较新的快闪存储单元可以在每个存储单元中储存多于一个的位。
一个存储单元结构包含将所要储存的一个以上的电荷电平储存在一个存储单元中，而每一电平代表一位。此结构称之为多电平储存(multi-level storage；简称MLS)架构。然而很遗憾的是，这种结构必然在编程和读取电平的差异时需要相当高的精确度，以便能够区分这些位。如果使用该MLS架构的存储单元被过度充电，即使仅是稍微的过度充电，那么修正位错误的唯一方法是擦除该存储单元，并完全重新编程该存储单元。由于该MLS架构需要在编程时精确地控制在存储单元中的电荷量，使得这种技术的存储单元较慢且数据的可靠性较低。同时需要耗用较长的时间来存取或“读取”精确数量的电荷。因此，为了改进存储单元的密度而牺牲了速度和可靠性。
现在已开发出一种允许多位储存在单一存储单元中的更新的技术，称之为“镜像位(MirrorBit)”闪存。在此技术中，实质上将存储单元划分成二个相同的(镜像的)部分，且每一部分设计用来储存二个独立位中的其中一个位。如同公知的快闪存储单元，每一MirrorBit闪存单元具有含源极和漏极的门。然而，公知的快闪存储单元的源极总是连接到电来源和漏极总是连接到电流出处，与其不同，各MirrorBit闪存单元在操作期间能够将源极和漏极连接反向，以允许储存二位。
MirrorBit闪存单元具有半导体衬底，该衬底中植入了导电位线。在半导体衬底上形成称之为“电荷俘获介电层”的多层储存层。通常电荷俘获介电层可由三个分离层所组成第一绝缘层、电荷俘获层和第二绝缘层。字线形成在垂直于位线的电荷俘获介电层上。编程电路通过将信号施加于作为控制门的字线而控制每一存储单元的二个位，并改变位线连接，从而使得一个位由以一种配置连接的源极和漏极储存，而互补的位则由以另一种配置互换的源极和漏极储存。
在一个方向完成编程单元，而在与编程相反的方向完成对该存储单元的读取。
现在已发现MirrorBit架构的一个主要问题是当缩小MirrorBit架构的整个大小时，密置字线的形成以及与形成字线的处理兼容的材料使用。
本领域技术人员一直未找到解决此问题的良策。
发明内容
本发明提供了一种通过使用内存字线硬掩膜延伸部(hard maskextension)而制造集成电路的方法。在半导体衬底上沉积电荷俘获介电层。在该半导体衬底中形成第一和第二位线。在该电荷俘获介电层上沉积字线层，并在该字线层上沉积硬掩膜层。在该硬掩膜层上沉积光刻胶层，并处理该光刻胶层以形成图形化的光刻胶层。使用该图形化的光刻胶层处理硬掩膜层以形成图形化的硬掩膜层。然后去除图形化的光刻胶。在字线层上沉积硬掩膜延伸层，和处理该硬掩膜延伸层以形成硬掩膜延伸部。使用硬掩膜和硬掩膜延伸部处理字线层以形成字线。如此使得字线宽度和间隔距离可被精密地控制，并且易于减少他们之间的间隔大小。然后去除硬掩膜和硬掩膜延伸部。
本领域技术人员在结合各附图而参阅下文的详细说明后，可以容易了解本发明的上述这些及额外的优点。
图1(在先技术)为公知MirrorBit快闪EEPROM的平面图；图2(在先技术)为图1的M×N数组核心之一的一部分的电路图；图3(在先技术)为图1的M×N数组核心104之一的一部分的平面图；图4(在先技术)为图3的典型MirrorBit闪存单元沿着线4-4的横截面等量图；图5为制造过程的中间步骤期间，类似于图3中沿着线5-5的横截面，部分处理的存储单元的横截面图；图6为形成硬掩膜的中间步骤期间，图5的结构的横截面图；图7为沉积延伸层的中间步骤期间，图6的结构的横截面图；图8为已经形成硬掩膜延伸部和蚀刻字线的中间步骤期间，图7的结构的横截面图；图9为已经去除硬掩膜和硬掩膜延伸部和沉积了间隔层的中间步骤期间，图8的结构的横截面图；图10为已经形成字线间隔的中间步骤期间，图9的结构的横截面图；以及图11为本发明的简化的工艺流程图。
具体实施例方式
现在参照图1(在先技术)，其中显示了MirrorBit快闪EEPROM 100的平面图，该MirrorBit快闪EEPROM 100通常包括半导体衬底102，在该半导体衬底102上形成了一个或多个高密度核心区域和一个或多个低密度外围部分。高密度核心区域通常包含有由若干可单独寻址且大致相同的MirrorBit闪存单元构成的一个或多个M×N数组核心104。低密度外围部分通常包含用来有选择地寻址单独的存储单元的输入/输出(I/O)电路及编程电路。该编程电路包含且部分地表示为一个或多个X译码器108和Y译码器110，这些译码器与I/O电路106结合用于将所选择寻址的存储单元的源极、栅极和漏极连接到预定的电压或阻抗，以便实现该存储单元上的指定操作，例如编程、读取和擦除，并导出必要的电压以实现这种操作。
此处所使用的术语“水平面”一词定义为平行于传统平面或半导体衬底102的表面而不考虑其方向的平面。术语″垂直″意指与上述定义的水平面垂直的方向。又例如“在…之上(on)”、“在…上面(above)”、“在…下面(below)”、“更高(higher)”、“更低(lower)”、″“在..上方(over)”、“在…下方(under)”、“边(side)”和“在旁边(beside)”等术语是相对于这些水平和垂直的平面而定义。此处所用的术语“处理”一词，定义为包含下列意义中的一项或多项沉积或生长半导体材料、产生掩膜、产生图样、光刻、蚀刻、植入、去除及/或剥离。
现在参照图2(在先技术)，其中显示了图1的M×N数组核心104之一的一部分的电路图。该电路图显示一列存储单元200，该存储单元200包括存储单元201至204而共同形成一个8位的字。每一个存储单元201至204连接到作为控制门的字线206。每一个存储单元201至204具有二条相关的位线，而大多数的存储单元具有共享位线。存储单元201具有相关联的位线208和209；存储单元202具有相关联的位线209和210；存储单元203具有相关联的位线210和211；和存储单元204具有相关联的位线211和212。
根据字线上的信号，和存储单元中的位线与电气源极和漏极的连接，存储单元201至204能够在地址215至222上写入、读取和擦除位。举例而言，通过漏极到位线208和源极到位线209的连接，可达到对位置215上的位的控制。同样地，通过漏极到位线209和源极到位线208的连接，即可达到对位置216上的位的控制。虽然邻近的存储单元分享共享的位线，但是邻近的存储单元之间并不会彼此干扰，这是因为一次只编程一个存储单元，且编程时一次只激活一个存储单元的关系。
现在参照图3(在先技术)，其中显示了图1的M×N数组核心104之一的一部分的平面图。半导体衬底102具有多个平行延伸的植入的位线304，和平行延伸且与该多个植入的位线304成直角的多条形成的字线302。这些字线302和位线304具有到图1中由X译码器108和Y译码器110部分地表示的编程电路的接点和连接(图中未显示)。
现在参照图4(在先技术)，其中显示了图3的典型MirrorBit闪存单元沿着线4-4的横截面等量图(isometric)，例如存储单元400。半导体衬底102是p型掺杂的硅衬底，该硅衬底具有例如硼的p型材料的阈值调整植入物402。阈值调整植入物402具有较半导体衬底102本身更高浓度掺杂，并有助于控制存储单元400的阈值电压。
在半导体衬底102上沉积电荷俘获介电层404。电荷俘获介电层404一般可包含三个分离的层第一绝缘层406、电荷俘获层408和第二绝缘层410。第一和第二绝缘层406、410为例如二氧化硅的氧化物电介质，而电荷俘获层408为例如氮化硅(SixNy)的氮化物电介质。这种氧化物-氮化物-氧化物配置经常简称为“ONO层”。
在半导体衬底102中的电荷俘获介电层404之下植入图3所示的这些位线304，并以第一及第二导电位线412和414作为这些位线304的代表。这些位线304通常为例如砷的n型植入材料，并且在某些实施例中可包含氧化物部分(图中未显示)。该第一和第二导电位线412和414是间隔开的，并在他们之间通过阈值调整植入物402定义一容积，该容积即为沟道416。
在电荷俘获介电层404上沉积诸如多晶硅的材料，经图形化、蚀刻和剥离，而形成字线418。字线418为图3中字线302的其中之一。
我们应当了解，制造中每一步骤的实现具有相对应的加工工序。
位置420至422指示在存储单元400中可储存位的地方，且位置424和426是独立于存储单元400的相邻位置。
如前文简短说明的，现在已发现MirrorBit架构的一个主要问题在于当缩小MirrorBit架构的整个大小时，密置字线的形成和与形成字线的处理兼容的材料使用。光刻工艺受限于硬掩膜能在多么紧密的间隔下放置字线。
现在参照图5，其中显示类似于图3中沿着线5-5的横截面，部分处理的存储单元500的横截面图。用p型阈值调整植入物502植入并处理了p型硅衬底501。
在硅衬底501上沉积电荷俘获介电层504。该电荷俘获介电层504通常可由三个分离层组成第一绝缘层506、电荷俘获层508和第二绝缘层510。该第一和第二绝缘层506和510可以是例如二氧化硅或氮氧化硅的氧化物电介质，而电荷俘获层508可为例如氮化硅的氮化物电介质，以形成ONO层。应注意的是，本发明并不限于特定的电介质或电荷俘获材料。
由第一n型位线512所代表的位线植入到硅衬底501中的电荷俘获介电层504下方，而多晶硅的字线层515沉积在电荷俘获介电层504上。再者，值得注意的是本发明并不限于特定的位线或门材料。例如，所示为NPN结构，但是也可以使用PNP结构。
字线层515上已沉积了硬掩膜层516。可选择使用的抗反射涂层(Anti-Reflective Coating；简称ARC)517沉积在硬掩膜层516上，而光刻胶层518沉积在ARC层517上。再者，光刻胶层518和ARC层517被处理(即，各层已经过沉积、掩膜、图形化、曝光和蚀刻)成为组合光掩膜，用来处理硬掩膜层516。硬掩膜层516未经过处理。
现在参照图6，其中显示在形成图形化的硬掩膜层519和移除组合光掩膜后的图5的结构。图形化的ARC层517在这点上能被移除，或如所示的留在图形化的硬掩膜层519上。图形化的硬掩膜层519具有间隔521至523，并用来产生如图7的结构。
现在参照图7，其中显示了在沉积硬掩膜延伸层524后的图6的结构。现在发现硬掩膜延伸层524能够是诸如沉积的氧化物的沉积无机物材料，该无机物材料为高温的氧化物或为非掺杂的氧化物而具有高密度。该高温的氧化物可为由大约750℃至大约800℃沉积而得的氧化物，而非掺杂的氧化物可为通过物理化学气相沉积(PCVD)工艺沉积而得的氧化物。使用氧化物因为它是保形的(conformal)，将有助于氧化ARC 517层(ARC 517层通常为氮化物)，以在形成硬掩膜延伸部期间易于将其去除，这将于下文中说明。
现在参照图8，其中显示了在使用等向性蚀刻并接着使用非等向性蚀刻处理后的图7的结构。
使用等向性蚀刻通过蚀刻硬掩膜延伸层524向下至字线层515的上端而形成硬掩膜延伸部524A至524D。上述的等向性蚀刻将去除留在图形化的硬掩膜层519上的ARC层517的任何部分，这样将使后续去除图形化的硬掩膜层519较为容易。
图形化的硬掩膜层519和硬掩膜延伸部524A至524D以非等向性处理方式使用，以形成具有字线间隔530至532的字线525至528。
字线间隔530至532要比公知的内存装置中的小，并允许字线525至528有更紧密的间距。因此，字线宽度和间距能被精密地控制。字线间隔530至532很容易减少到低于大约70纳米的大小。
现在参照图9，其中显示了在去除了图形化的硬掩膜层519和硬掩膜延伸部524A至524D后的图8的结构。无机物间隔层534已被沉积，因为需要将其用于图1的快闪EEPROM 100的外围部分。
现在参照图10，其中显示了在蚀刻间隔层534以形成在各个字线525至528周围的字线间隔535至538之后的图9的结构。若未形成字线间隔535至538，则需要整个核心的额外掩膜处理步骤，或额外的工艺步骤以提供到位线的存取。然后在各个字线525至528上生长硅化物540至543。
现在参照图11，其中显示了本发明的简化的工艺流程图600，该制程包含下列步骤在步骤602中提供半导体衬底；在步骤604中植入阈值调整植入物；在步骤606中沉积电荷俘获介电层；在步骤608中植入位线；在步骤610中沉积字线层；在步骤612中沉积硬掩膜层；在步骤614中沉积ARC和光刻胶层；在步骤616中形成光掩膜；在步骤618中形成硬掩膜；在步骤620中去除光刻胶层；在步骤622中沉积硬掩膜延伸层；在步骤624中形成硬掩膜延伸部；在步骤626中去除ARC层并形成字线；在步骤628中去除硬掩膜层和硬掩膜延伸部；在步骤630中生长自对准硅化物(salicide)；以及在步骤632中形成间隔体。本领域技术人员在详细参阅本发明的揭示后，将容易对该工艺流程图作出各种替代顺序、增添及删除。
可将本方法的各种实施情况用于不同的电子装置，尤其是可根据本发明的一个或多个特征而实现双位存储单元架构。本发明尤其适合用于将双位存储单元的两个位用在数据或信息储存的内存装置。
虽然本发明已结合特定的最佳模式而作了说明，但应该理解的是，本领域技术人员根据前述的说明，将了解这些最佳模式可作许多的替换、修饰和改变。因此，将包括所有落于本发明所包含权利要求的精神和范围内的所有的这些替换、修饰和改变。在本文中所提出或伴随附图所显示的所有事项是用于解释范例，而不是用来限制本发明。
权利要求
1.一种制造集成电路的方法，包括下列步骤在半导体衬底(501)之上沉积电荷俘获电介质材料(504)；在该半导体衬底(501)内形成第一和第二位线(512)；在该电荷俘获电介质材料(504)之上沉积字线材料(515)；在该字线材料(515)之上沉积硬掩膜材料(515)；在该硬掩膜材料(515)之上沉积光刻胶材料(518)；处理该光刻胶材料(518)以形成图形化的光刻胶材料(518)；使用该图形化的光刻胶材料(518)来处理该硬掩膜材料(515)，以形成图形化的硬掩膜材料(519)；去除该图形化的光刻胶材料(518)；沉积硬掩膜延伸材料(524)；处理该硬掩膜延伸材料(524)，以形成硬掩膜延伸部(524)；使用该图形化的硬掩膜材料(519)和该硬掩膜延伸部(524)来处理该字线材料(515)，以形成字线(525)；以及去除该图形化的硬掩膜材料(519)和该硬掩膜延伸部(524)。
2.如权利要求1所述的制造集成电路的方法，其中沉积该硬掩膜延伸材料(524)是沉积高密度的氧化物。
3.如权利要求1所述的制造集成电路的方法，其中沉积该硬掩膜延伸材料(524)是沉积选自包含高温氧化物和未掺杂的氧化物的组中的氧化物。
4.如权利要求1所述的制造集成电路的方法，其中处理该硬掩膜延伸材料(524)形成该硬掩膜延伸部(524)，以将字线间隔(530)减少到小于约70纳米。
5.如权利要求1所述的制造集成电路的方法，其中沉积该硬掩膜延伸材料(524)是沉积能够被等向性地蚀刻，而不会伤害该图形化的硬掩膜材料(519)或该电荷俘获电介质材料(504)的材料。
6.如权利要求1所述的制造集成电路的方法，包括在该硬掩膜材料(515)上沉积抗反射涂层材料(517)，并在去除该图形化的光刻胶材料(518)后，再去除该抗反射涂层材料(517)。
7.如权利要求1所述的制造集成电路的方法，包括在该硬掩膜材料(515)上沉积抗反射涂层材料(517)，该抗反射涂层材料(517)包含氮化物，并去除该抗反射涂层材料(517)。
8.如权利要求1所述的制造集成电路的方法，包括沉积字线间隔材料(534)；在该字线(525)的周围形成字线间隔(535)；以及在该字线(525)上生长自对准硅化物材料(540)。
9.如权利要求1所述的制造集成电路的方法，包括将阈值调整植入物(502)植入到该半导体衬底(501)中。
10.如权利要求1所述的制造集成电路的方法，其中该电荷俘获电介质材料(504)包括第一电介质材料(506)；在该第一电介质材料(506)之上的电荷俘获材料(508)；以及在该电荷俘获电介质材料(504)之上的第二电介质材料(510)。
全文摘要
本发明提供一种通过使用硬掩膜延伸部(524)而形成具有密置字线(525)(526)的集成电路内存的制造方法。在半导体衬底(501)上沉积电荷俘获介电层(504)，和在该半导体衬底(501)中形成第一和第二位线(512)。在该字线材料(515)上沉积字线材料(515)和硬掩膜材料(516)。在该硬掩膜材料(516)上沉积光刻胶材料(518)，并处理该光刻胶材料(518)以形成图形化的光刻胶材料(518)。使用该图形化的光刻胶材料(518)处理硬掩膜材料(516)以形成图形化的硬掩膜材料(519)。然后去除图形化的光刻胶。在字线材料(515)之上沉积硬掩膜延伸材料(524)，并处理该硬掩膜延伸材料(524)以形成硬掩膜延伸部(524)。使用图形化的硬掩膜材料(519)和硬掩膜延伸部(524)来处理字线材料(515)以形成字线(525)，然后去除图形化的硬掩膜材料(519)和硬掩膜延伸部(524)。
文档编号H01L29/792GK1643655SQ03806322
公开日2005年7月20日 申请日期2003年1月21日 优先权日2002年3月27日
发明者T·卡迈勒, M·恩戈, M·T·雷姆斯比, J·A·希尔兹, J·Y·杨, E·林古内斯, 白岩英彦, A·T·胡伊 申请人:斯班逊有限公司