专利名称：一种用于高速铁路应答器信息透明传输的轨旁电子装置的制作方法
技术领域：
本发明涉及控制领域，尤其涉及一种用于高速铁路应答器信息透明传输的轨旁电子装置。
背景技术：
轨旁电子装置，简称LEU(Lineside Electronic Unit),是一种满足中国列车运行控制系统(简称CTCS, Chinese Train Control System)技术规范的点式信息传输设备。如图I所示，LEU设备主要用来实时接收TCC(Train Control Center,列控中心)传送的数据报文，处理后安全可靠的将其发送给有源应答器，实现车——地数据的安全传输。ATP (Automatic Train Protection,列车自动保护装置)根据接收到的应答器信息控制行 车。现有技术方案I :LEU包括A、B两套系统，每个系统内部包括双套处理器，处理器采用ニ取ニ结构。其中一套发生故障，可以通过手动切换控制，切换到另外ー套无故障的系统。安全校验机制采用双CPU进行ニ取ニ比较的方式，两个CPU的硬件和程序相同。现有技术方案2 LEU采用单处理器结构，数据的安全校验机制采用CPU回读比较的方式，安全输出的控制采用静态信号控制。现有技术中，主要有以下不足I、安全校验机制是通过CPU进行ニ取ニ比较的方式实现，不能防护共因失效；2、如果应用于双机热备的TCC，当TCC主备切换吋，LEU需要手动切換，降低了产品可用性。
发明内容
本发明要解决的技术问题是如何实现应答器报文数据的透明传输，并且加强了设备的安全性。为了解决上述问题，本发明提供了ー种轨旁电子装置，包括应答器接ロ模块；还包括主控模块，用于将从列控中心接收应答器报文数据，缓存所述应答器报文数据后将其从并行数据分别转换为第一、第二路串行数据；将所述第一、第二路串行数据再分别转换为第一、第二路并行数据；如果所述第一、第二路并行数据都和缓存的应答器报文数据相同，且所述第一、第二路串行数据彼此相同，则发送所述第一、第二路串行数据中的任一路给所述应答器接ロ模块；所述应答器接ロ模块用于将从所述主控模块接收的第一或第二路串行数据转化为和应答器匹配的模拟信号后输出给应答器。进ー步地，所述主控模块包括
转换单元，包括第一、第二、第三、第四转换单元；安全输出单元；处理器，用于接收并缓存所述应答器报文数据，然后发送给所述第一、第二转换单元;所述第一、第二转换单元分别用于将所述应答器报文数据从并行数据转换为第一、第二路串行数据；所述第三、第四转换单元分别用于将所述第一、第二路串行数据转换为第一、第二路并行数据；所述处理器还用于比较所述第一、第二路并行数据是否都和缓存的应答器报文数据相同，如果相同则发出第一信号给所述安全输出单元； 所述安全输出单元用于比较所述第一、第二路串行数据是否相同，如果相同且收到所述第一信号吋，将所述第一、第二路串行数据中的任一路发送给所述应答器接ロ模块。进ー步地，所述安全输出单元包括开关子単元；一个或多个比较子単元，各比较子单元分别与所述第一、第二转换单元相连，并发送第一、第二路串行数据中的一路给所述开关子単元；比较子单元中的一个还用于比较所述第一、第二路串行数据是否相同，如果相同则发送第二信号给所述开关子単元；所述开关子単元与所述比较子単元、处理器及应答器接ロ模块相连；用于当接到所述第一信号且收到所述第二信号时，将从所述比较子单元收到的第一或第二路串行数据发送给所述应答器接ロ模块。进ー步地，所述第一、第二、第三、第四转换单元为现场可编程门阵列；所述比较子単元为复杂可编程逻辑器件；所述第一、第二信号为第一、第二路动态脉冲信号。进ー步地，所述开关子単元包括与门、一个或多个开关触点；所述与门的两个输入端分别接收所述第一、第二信号，当两个输入端都接收到信号时输出使能信号；各所述开关触点和所述比较子単元一一对应，各所述开关触点的输入端分别从所对应的比较子单元接收第一或第二串行数据，输出端连接所述应答器接ロ模块；各开关触点当且仅当收到所述使能信号时，输入端和输出端之间连通。进ー步地，所述CPLD比较所述第一、第二路串行数据时将两路数据按位比较。进ー步地，所述主控模块通过两个独立的以太网连接分别连接列控中心的主系统和备系统。进ー步地，所述应答器接ロ模块包括8. 82Kz正弦波发生电路，用于接收主控模块输出的串行数据并产生8. 82Kz的阶梯状载频信号；Cl接ロ电路，用于将主控模块输出的串行数据及时钟信号采用DBPL编码转换成编码信号，该信号称为Cl信号；C6接ロ电路，用于接收所述8. 82Κζ的阶梯状载频信号并滤波、放大、升压后产生正弦波信号，该信号称为C6信号；
幅度调制变压器，用于将Cl信号和C6信号形成幅度调制信号后，输出给应答器。进ー步地，Cl接ロ电路包括DBPL编码电路，用于对主控模块发送的564Kbit/s的串行数据进行编码，在时钟信号的下降沿采集信号数据，编码后输出的报文信号在时钟信号的上升沿同歩；推挽放大电路，用于对DBPL编码后的报文信号进行功率放大；补偿电路，用于对功率放大后的信号进行补偿。进ー步地，所述8. 82KHz正弦波发生电路包括CPLD、移位寄存器； 晶振，用于向所述8. 82KHz正弦波发生电路中各CPLD提供54. 19MHz的系统时钟
信号;所述CPLD经过分频得到两个频率的时钟信号，141. 12KHz的时钟信号和8. 82KHz的时钟信号；将141. 12KHz的时钟信号作为所述移位寄存器的采样时钟，8. 82KHz作为所述移位寄存器的输入；所述移位寄存器的8位输出分别接特定阻值的电阻，输出阶梯状载频信号，频率为8. 82KHz，幅值为5V。本发明的技术方案改进了安全校验机制，通过CPU输出的两路数据相互比较、回读比较、按位比较的方式提高了产品安全性；安全输出的控制采用动态脉冲的控制方式，提高了产品安全性；能实现应答器报文数据的透明传输，即在传输过程中，对外界透明，不对数据内容进行处理，只负责将需要传送的数据传送到目的节点，同时保证传输的质量。本发明的优化方案中，LEU设备通过两个独立的物理通道分别与TCC的主系、备系进行连接，接收应答器报文数据，当上级TCC进行主备切换吋，与之相连的LEU设备可通过切换物理通道来实现自动切換。
图I是现有的轨旁电子装置的连接示意简图；图2是实施例一中轨旁电子装置的工作连接方式示意图；图3是实施例一的例子中的轨旁电子装置的示意框图；图4是实施例一中例子的轨旁电子装置的接ロ示意图；图5是实施例一中例子的轨旁电子装置的通道示意图；图6是实施例一中例子的轨旁电子装置的处理逻辑示意图。图7是实施例一中应答器接ロ模块的示意框图；图8是实施例一中DBPL编码电路的编码时序不意图；图9是实施例一中C1_0UT信号波形示意图；图10是实施例一中阶梯状载频信号波形示意图；图11是实施例一中正弦信号波形示意图；图12是实施例一中C6_0UT信号波形示意图。
具体实施例方式下面将结合附图及实施例对本发明的技术方案进行更详细的说明。
需要说明的是，如果不冲突，本发明实施例以及实施例中的各个特征可以相互结合，均在本发明的保护范围之内。实施例一，ー种轨旁电子装置，包括应答器接ロ模块主控模块，用于将从列控中心接收应答器报文数据，缓存所述应答器报文数据后将其从并行数据分别转换为第一、第二路串行数据；将所述第一、第二路串行数据再分别转换为第一、第二路并行数据；如果所述第一、第二路并行数据都和缓存的应答器报文数据相同，且所述第一、第二路串行数据彼此相同，则发送所述第一、第二路串行数据中的任一路给所述应答器接ロ模块；所述应答器接ロ模块用于将从所述主控模块接收的第一或第二路串行数据转化为和应答器匹配的模拟信号后输出给应答器。本实施例中，所述主控模块是LEU控制的核心模块，提供以太网接ロ的硬件资源， 并给应答器接ロ提供相应的报文数据和时钟信号。所述主控模块可以通过自带的以太网接ロ接收TCC的数据信息，还可以用于把LEU的状态信息反馈给TCC。所述应答器接ロ模块还可以用于将电缆状态等信息转化为数字信号传送给所述主控模块。本实施例的LEU可利用硬件系统安全、可靠地实现各个功能需求。软件分层设计可分为应用层、平台层。应用层主要实现功能、应用层协议、安全逻辑处理，是硬件无关部分；平台层是硬件管理接ロ函数，以及以太网络协议的实现。本实施例中，所述主控模块具体可以包括转换单元，包括第一、第二、第三、第四转换单元；安全输出单元；处理器，用于接收并缓存所述应答器报文数据，然后发送给所述第一、第二转换单元;所述第一、第二转换单元分别用于将所述应答器报文数据从并行数据转换为第一、第二路串行数据；所述第三、第四转换单元分别用于将所述第一、第二路串行数据转换为第一、第二路并行数据；所述处理器还用于比较所述第一、第二路并行数据是否都和缓存的应答器报文数据相同，如果相同则发出第一信号给所述安全输出单元；所述安全输出单元用于比较所述第一、第二路串行数据是否相同，如果相同且收到所述第一信号吋，将所述第一、第二路串行数据中的任一路发送给所述应答器接ロ模块。也可以采用其它具体结构实现本实施例的主控模块。本实施例中，报文发送机制是保证报文的串行化、发送的正确性的控制过程，本实施例的报文发送机制提供两路并转串通道，每路并转串都有串转并回读校验的闭合回路，报文发送机制采用双比较回读的机制。本实施例中，所述处理器可以采用外置的缓存(比如一个闪存)来保存所述应答器报文数据。本实施例中，安全输出单元具体可以包括开关子単元；一个或多个比较子単元，各比较子单元分别与所述第一、第二转换单元相连，并发送第一、第二路串行数据中的一路给所述开关子単元；比较子单元中的一个还用于比较所述第一、第二路串行数据是否相同，如果相同则发送第二信号给所述开关子単元；所述开关子単元与所述比较子単元、处理器及应答器接ロ模块相连；用于当接到所述第一信号且收到所述第二信号时，将从所述比较子单元收到的第一或第二路串行数据发送给所述应答器接ロ模块。也可以采用其它具体结构实现本实施例的安全输出单元。本实施例中，轨旁电子装置同时连接几个应答器时，就有几个比较子単元，这样当LEU连接多个应答器时，可为每个应答 器単独进行报文数据的比较，而第一、第二、第三、第四转换单元可以是共用的，这样可以节省成本。本实施例中，所述处理器可以但不限于为CPU ;所述第一、第二、第三、第四转换单元可以但不限于均为FPGA(Field-Programmable Gate Array,即现场可编程门阵列)；所述比较子单兀可以但不限于为CPLD (Complex Programmable Logic Device,复杂可编程逻辑器件)；所述第一、第二信号可以但不限于为第一、第二路动态脉冲信号。本实施例中，所述开关子単元可以但不限于包括与门、一个或多个开关触点；所述与门的两个输入端分别接收所述第一、第二信号，当两个输入端都接收到信号时输出使能信号；也就是当两个输入端都收到动态脉冲信号时，输出端才会输出高电平；各所述开关触点和所述比较子単元一一对应，各所述开关触点的输入端分别从所对应的比较子单元接收第一或第二串行数据，输出端连接所述应答器接ロ模块；各开关触点当且仅当收到所述使能信号时，输入端和输出端之间连通。也可以采用其它具体结构实现本实施例的开关子单元。本实施例中，轨旁电子装置同时连接几个应答器吋，就有几个开关触点，各开关触点和比较子单元是一一对应相连的，各开关触点和应答器接ロ模块中的应答器接ロ也是一一对应相连，也就是说，各组相连的比较子单元和开关触点和各连接在本LEU上的应答器一一对应，各组分别为对应的应答器输出一路串行数据。本实施例中，所述CPLD比较所述第一、第二路串行数据时可将两路数据做“相与”的比较，即按位比较。本实施例中LEU的ー种工作连接方式如图2所示，LEU可以和应答器I、应答器2、应答器3、应答器4分别通过C接ロ相连，和TCC通过S接ロ相连，TCC包括主系统(图2中的TCC A)和备系统(图2中的TCC B)，通过诊断口和PC(个人电脑)相连，通过电源ロ连接直流4V电源；其中S接ロ是LEU和列控中心(TCC)的接ロ，列控中心与每ー个LEU间通过IOMbps以太网的双通道冗余方式连接。C接ロ是LEU与SW Balise (Switchable Balise，有源应答器)的接ロ，用来发送报文信息到有源应答器。诊断ロ可周期向外部发送内部的工作状态信息，可以方便维护、维修；通过诊断接ロ可以烧写LEU的ID (标识)和默认报文。LEU通过S接ロ接收TCC数据，在内部对数据进行报文数据的拆分、校验等处理，再通过FPGA和CPLD完成并行到串行数据的转换处理，通过应答器接ロ模块把报文数据发送到相应的应答器上，在数据流的中间设定安全输出电路，在控制条件不满足输出条件的前提下切断对外部的输出，保证故障安全原则。当与TCC通信中断吋，LEU向应答器发送自身存储的默认报文信息。本实施例的ー个具体例子中，LEU的结构如图3所示，包括主控模块和应答器接ロ模块，两者之间以总线BUS相连；所述主控模块通过两个独立的以太网连接分别连接列控中心的主系统和备系统，通过诊断口和PC机相连；应答器接ロ模块通过C接ロ分别和应答器I、应答器2、应答器3、应答器4相连；还包括电源模块，用于为主控模块和应答器接ロ模块提供匹配的电能。该例子中的各接ロ如图4所示，该例子中的主控模块的处理器为CPU，还包括一个FLASH，第一转换单元FPGAl、第二转换单元FPGA2、第三转换单元FPGA3、第四转换单元FPGA4、四个比较子单元CPLD1、CPLD2、CPLD3、CPLD4，以及开关子单元。
主控模块还包括三个以太网控制器，提供三个以太网接ロ(其中两个作为与TCC通信的通道，另ー个作为诊断ロ)，各以太网控制器包括串联的以太网电路、保护电路和连接器RJ45，通信速度lOMbit/s。所述电源模块包括串联的电源接ロ、保护电路和电源电路，电源接口和外部的DC24V电源连接，电源电路向所有电路提供电能。应答器接ロ模块包括保护电路和4个应答器输出接ロ，输出564. 48Kbit/s串行报文数据流。该例子中，主控模块还包括4个应答器采集接ロ，输入有车占用、电缆开路、电缆短路等电平信号，经过逻辑转化后通过CPU外部总线输入给CPU。LEU还包括LED电路，CPU通过CPU外部总线及保护电路和LED电路相连，控制该LED电路。CPU通过自身总线对各以太网接ロ、FLASH (实现报文存储功能)、LED电路(当作模块自身的一部分)直接操作。各保护电路主要起到隔离、EMC(电磁兼容性)防护的作用。该例子中的主控模块原理如图5所示，以太网接ロ输出的应答器报文数据通过CPU、各转换单元、比较子单元、开关子単元将应答器报文数据转化为四路串行数据，传送给应答器接ロ。首先CPU通过与TCC相连的以太网控制器A、以太网控制器B提供的以太网接ロ-1和以太网接ロ-2接收应答器报文数据，CPU和以太网控制器之间为通道A ;然后CPU通过总线将数据发送给FPGAl和FPGA3，FPGA1和FPGA3分别对接收到的数据进行并行转串行的处理。在串行输出的同时，分别将串行数据送入FPGA2和FPGA4，经过FPGA2和FPGA4对回读的数据再做串行转并行的处理，处理后送给CPU ；CPU和各FPGA之间为通道B。CPU收到回读的并行数据后，与自身缓冲区中之前发送出去的数据进行比较，如果比较一致，CPU则向开关子单元发送第一路动态脉冲信号。第一、第二路串行数据从FPGA1、FPGA3传输到各CPLD，各CPLD从中选择一路串行数据发送给开关子单元；FPGA彼此之间、及FPGA和CPLD之间为通道C。CPLD4(也可以采用其它CPLD)将两路串行数据做“相与”的比较，即按位比较。如果两路串行数据按位比较结果为相同，CPLD4则向开关子单元发送第二路动态脉冲信号。两路动态脉冲信号都输入开关子单元后，开关子単元打开输出通道，也就是闭合各开关触点，允许串行数据输出，反之，切断应答器信号输出通道，系统输出导向安全侧。该功能实现了故障导向安全的工作机制。双比较回读的机制的根本原则，是保障数据在传输过程中的每个传输通道都是安全的，或者说都是可检测的，以太网接口和CPU的通道A、CPU和FPGA传输通道B、FPGA和CPLD传输通道C这三个通道都需要比较机制。以太网接口和CPU的通道A通过数据传输过程中的校验(SACEM校验)保证通道
安全；CPU和FPGA的通道B通过两路数据回读比较保证通道安全；FPGA和CPLD的通道C通过按位比较保证通道传输的安全性。
如图6所示，该例子中，处理器将应答器报文数据保存于以太网接ロ缓冲区，按照毎次4X 128字节来发送应答器报文数据给第一、第三转换单元，第一、第三转换单元进行并转串处理后分别发送给第二、第四转换单元，并发送给比较子単元；这四个转换单元的处理容量也是4X128字节。第二、第四转换单元进行串转并处理后返回给处理器，处理器保存于回读缓冲区，将其校验码和以太网接ロ缓冲区中的校验码比较，得到比较结果输出给开关子単元。比较子单元将第一、第三转换单元输入的两路数据中的一路输出给开关子単元，并对两路数据进行按位比较，得到一个比较结果也输出给开关子単元；开关子単元当收到的两个比较结果均为“相同”时将数据输出给应答器接ロ模块。透明传输的处理过程有两个一是将数据正确地出送给并转串机制；ニ是保证并转串过程的正确性。处理器通过以太网接ロ接收到报文和其校验码，并将其保存在以太网接ロ缓冲区中，然后将报文发送到两个独立的并转串単元中进行转化，两个单元转化的结果发送到按位比较单元进行比较，与此同时，将转化的结果经过两个独立的串转并单元反解后送回处理器(回读缓冲区)，以太网接ロ缓冲区与回读缓冲区是独立的。回读后的报文经过校验算法计算出校验码与以太网接ロ缓冲区的校验码进行比较。处理器比较的结果和按位比较的结果都正确的情况下才能允许安全输出。本实施例中，应答器接ロ模块作为应答器设备的接ロ模块，主要用于接收主控模块发送的转换为串行数据的应答器报文数据和时钟信息，经过DBPL编码后发送至有源应答器。本实施例中，应答器接ロ模块如图7所示，具体可以包括8. 82Kz正弦波发生电路，用于接收主控模块输出的串行数据并产生8. 82Κζ的阶梯状载频信号；Cl接ロ电路，用于将主控模块输出的串行数据及时钟信号采用DBPL (Differential Bi-Phase Level)编码转换成安全性较高的编码信号，该信号称为Cl
信号;C6接ロ电路，用于接收所述8.82KZ的阶梯状载频信号并滤波、放大、升压后产生正弦波信号，该信号称为C6信号；幅度调制变压器，用于将Cl信号和C6信号形成幅度调制信号后，输出给应答器。本实施例中，Cl接ロ电路具体可以包括DBPL编码电路，用于对主控模块发送的564Kbit/s的串行数据(可称为应答器报文信号)进行编码；如图8所示，DBPL编码电路在时钟信号BALISE_CLK_DITITAL的下降沿采集信号数据，从而保证串行数据BALISE_MESS_DIGITAL的稳定性。编码后输出的报文信号OUT和N_0UT在时钟信号的上升沿同步，所以输出信号有l/2Bit的延时，即ー个串行数据 BALISE_CLK_DITITAL 时钟周期。推挽放大电路，用于对DBPL编码后的报文信号进行功率放大。在ー个具体例子中，推挽电路的输入为经过DBPL编码后的报文，幅值为5V，传输速率为564. 48Kbit/s ;输出为经过变压器放大的C1_0UT信号，在120 Ω负载条件下，幅值为14V < Vpp < 18V，传输速率为 564. 48Kbit/s。补偿电路，用于对功率放大后的信号进行补偿，避免输出变压器和滤波线圈饱和。输出的C1_0UT信号波形如图9所示。本实施例中，所述8. 82KHz正弦波发生电路产生8. 82KHz载波信号，对主控模块发送的564. 48Kbit/s的串行数据进行载频，具体可以包括·CPLD、移位寄存器；晶振，用于向所述8. 82KHz正弦波发生电路中各CPLD提供54. 19MHz的系统时钟
信号;所述CPLD经过分频得到两个频率的时钟信号，141. 12KHz的时钟信号和8. 82KHz的时钟信号；将141. 12KHz的时钟信号作为所述移位寄存器的采样时钟，8. 82KHz作为所述移位寄存器的输入；所述移位寄存器的8位输出分别接特定阻值的电阻，输出阶梯状载频信号8. 82KHz_0UT，频率为8. 82KHz，幅值为5V，如图10所示。在后续C6接ロ电路中对该阶梯状的正弦波进行滤波、放大处理，从而得到标准的8. 82KHz正弦波。本实施例中，C6接ロ电路实现的功能是对8. 82KHZ阶梯状的载频信号进行滤波、功率放大，输出正弦信号。输出的正弦信号见图11。正弦信号经过变压器升压电路，输出C6_0UT信号ー个具体例子中，C6_0UT信号在170 Ω负载情况下，频率为8. 82KHz、幅值为20V < Vpp < 23V，如图12所示。该例子中的LEU设备主要具有以下技术特点(I) LEU产品具备4个有源应答器的驱动能力；(2)采用冗余的回读比较机制、可靠的校验技术，实现对安全数据的完整性检查，保证信息传输的安全等级；符合EN50126、EN50128、EN50129相关欧洲标准，其安全完整性等级达到SIL4级；(3)同应答器相连接的C接ロ满足欧洲规范FFFIS Subset-036中技术要求；(4)与有源应答器间采用专用屏蔽电缆进行连接，传输长度最长支持3. 5km,电缆检测长度最大距离为2. 5Km ；(5)信号传输与极性无关，即交换两根输入引线不影响数据接收；(6)具备系统状态、功能以及报警等的状态指示灯；(7)具备电源检测、网络检测，通道检测，应答器短路、开路、列车通过状态等相应检测功能；(8)具备便捷的诊断接ロ，可随时对设备进行检查；当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变 形都应属于本发明的权利要求的保护范围。
权利要求
1.ー种轨旁电子装置，包括应答器接ロ模块； 其特征在于，还包括 主控模块，用于将从列控中心接收应答器报文数据，缓存所述应答器报文数据后将其从并行数据分别转换为第一、第二路串行数据；将所述第一、第二路串行数据再分别转换为第一、第二路并行数据；如果所述第一、第二路并行数据都和缓存的应答器报文数据相同，且所述第一、第二路串行数据彼此相同，则发送所述第一、第二路串行数据中的任一路给所述应答器接ロ模块； 所述应答器接ロ模块用于将从所述主控模块接收的第一或第二路串行数据转化为和应答器匹配的模拟信号后输出给应答器。
2.如权利要求I所述的轨旁电子装置，其特征在于，所述主控模块包括 转换单元，包括第一、第二、第三、第四转换单元； 安全输出单元； 处理器，用于接收并缓存所述应答器报文数据，然后发送给所述第一、第二转换单元；所述第一、第二转换单元分别用于将所述应答器报文数据从并行数据转换为第一、第ニ路串行数据; 所述第三、第四转换单元分别用于将所述第一、第二路串行数据转换为第一、第二路并行数据； 所述处理器还用于比较所述第一、第二路并行数据是否都和缓存的应答器报文数据相同，如果相同则发出第一信号给所述安全输出单元； 所述安全输出单元用于比较所述第一、第二路串行数据是否相同，如果相同且收到所述第一信号吋，将所述第一、第二路串行数据中的任一路发送给所述应答器接ロ模块。
3.如权利要求2所述的轨旁电子装置，其特征在于，所述安全输出单元包括 开关子単元； 一个或多个比较子単元，各比较子单元分别与所述第一、第二转换单元相连，并发送第一、第二路串行数据中的一路给所述开关子単元；比较子单元中的一个还用于比较所述第一、第二路串行数据是否相同，如果相同则发送第二信号给所述开关子単元； 所述开关子単元与所述比较子単元、处理器及应答器接ロ模块相连；用于当接到所述第一信号且收到所述第二信号时，将从所述比较子单元收到的第一或第二路串行数据发送给所述应答器接ロ模块。
4.如权利要求3所述的轨旁电子装置，其特征在于 所述第一、第二、第三、第四转换单元为现场可编程门阵列； 所述比较子単元为复杂可编程逻辑器件； 所述第一、第二信号为第一、第二路动态脉冲信号。
5.如权利要求3所述的轨旁电子装置，其特征在于，所述开关子単元包括与门、ー个或多个开关触点； 所述与门的两个输入端分别接收所述第一、第二信号，当两个输入端都接收到信号时输出使能信号； 各所述开关触点和所述比较子単元一一对应，各所述开关触点的输入端分别从所对应的比较子单元接收第一或第二串行数据，输出端连接所述应答器接ロ模块；各开关触点当且仅当收到所述使能信号时，输入端和输出端之间连通。
6.如权利要求4所述的轨旁电子装置，其特征在干 所述复杂可编程逻辑器件比较所述第一、第二路串行数据时将两路数据按位比较。
7.如权利要求I到6中任一项所述的轨旁电子装置，其特征在于 所述主控模块通过两个独立的以太网连接分别连接 列控中心的主系统和备系统。
8.如权利要求I到6中任一项所述的轨旁电子装置，其特征在于，所述应答器接ロ模块包括8.82Kz正弦波发生电路，用于接收主控模块输出的串行数据并产生8. 82Kz的阶梯状载频信号； Cl接ロ电路，用于将主控模块输出的串行数据及时钟信号采用DBPL编码转换成编码信号，该信号称为Cl信号； C6接ロ电路，用于接收所述8. 82Kz的阶梯状载频信号并滤波、放大、升压后产生正弦波信号，该信号称为C6信号； 幅度调制变压器，用于将Cl信号和C6信号形成幅度调制信号后，输出给应答器。
9.如权利要求8所述的轨旁电子装置，其特征在干，Cl接ロ电路包括 DBPL编码电路，用于对主控模块发送的564Kbit/s的串行数据进行编码，在时钟信号的下降沿采集信号数据，编码后输出的报文信号在时钟信号的上升沿同步； 推挽放大电路，用于对DBPL编码后的报文信号进行功率放大； 补偿电路，用于对功率放大后的信号进行补偿。
10.如权利要求8所述的轨旁电子装置，其特征在于，所述8.82KHz正弦波发生电路包括复杂可编程逻辑器件、移位寄存器； 晶振，用于向所述8. 82KHz正弦波发生电路中各复杂可编程逻辑器件提供54. 19MHz的系统时钟信号； 所述复杂可编程逻辑器件经过分频得到两个频率的时钟信号，141. 12KHz的时钟信号和8. 82KHz的时钟信号；将141. 12KHz的时钟信号作为所述移位寄存器的采样时钟，·8.82KHz作为所述移位寄存器的输入； 所述移位寄存器的8位输出分别接特定阻值的电阻，输出阶梯状载频信号，频率为·8.82KHz，幅值为 5V。
全文摘要
本发明公开了一种轨旁电子装置，包括应答器接口模块；主控模块，用于将从列控中心接收应答器报文数据，缓存所述应答器报文数据后将其从并行数据分别转换为第一、第二路串行数据；将所述第一、第二路串行数据再分别转换为第一、第二路并行数据；如果所述第一、第二路并行数据都和缓存的应答器报文数据相同，且所述第一、第二路串行数据彼此相同，则发送所述第一、第二路串行数据中的任一路给所述应答器接口模块；所述应答器接口模块用于将从所述主控模块接收的第一或第二路串行数据转化为和应答器匹配的模拟信号后输出给应答器。本发明能实现应答器报文数据的透明传输，并且加强了设备的安全性。
文档编号H04L12/707GK102857366SQ20121018951
公开日2013年1月2日 申请日期2012年6月8日 优先权日2012年6月8日
发明者王连福, 孙宁先, 张平, 谢龙飞, 李明兵, 陈严君, 何春明, 李剑, 李智 申请人:北京和利时系统工程有限公司