一种支持多路变长信元时隙复用的装置和方法
【专利摘要】本发明公开了一种支持多路变长信元时隙复用的装置及方法，所述方法包括：输入存储模块对输入的多路变长信元分别予以缓存，并依据控制逻辑模块发送的第一时序控制命令将缓存的变长信元数据输出给选通网络模块；包括多个并行的复用器的选通网络模块依据控制逻辑模块发送的第二时序控制命令，将从输入存储模块读出的变长信元数据进行选通输出；输出存储模块对来自选通网络模块的变长信元数据进行缓存，并依据控制逻辑模块发送的第三时序控制命令，将时隙复用完成的变长信元数据进行输出。本发明能够实时处理任意相对关系下多路变长信元的时隙复用，保证了每个输入端口的带宽利用，提高了处理灵活性。
【专利说明】一种支持多路变长信元时隙复用的装置和方法
【技术领域】
[0001]本发明涉及通信【技术领域】，具体而言，涉及一种支持多路变长信元时隙复用的装置和方法，具体地，其可应用于路由器或者交换机的输入接口部分。
【背景技术】
[0002]在现代通讯网络中，基于信元(定长分组数据)的交换和处理方式变得越来越普遍，这是由于采用信元作为基本数据单元的通讯电路具有传输效率高、处理简单的特点，其中，基于共享存储是交换芯片常用的一种结构，其内部的多个输入输出端口共用一片存储空间，具有存储器利用率高的优势。
[0003]专利申请号为200520078701.3的中国专利申请公开了一种同步数字信号复用分解电路，在该专利方案中，多路信元的时隙复用采用的是先进行串并转换，再通过复用器进行选通的方法，该方法存在有如下缺点:
[0004]1、在输入输出时钟同步且输入链路上信号连续的情况下，该方法要求在各输入链路上的信元达到时间彼此错开，各条链路上的信元不能同时到达，限制了输入的灵活性。
[0005]2、在信元长度较大的情况下，复用器的电路规模和延时会变得很大，增加了设计的复杂度。
[0006]另外，专利申请号为200910209696.8的中国专利申请公开了一种多路信元时隙复用的装置和方法，所述装置包括输入存储模块，用于对输入的信元进行缓存并输出；选通网络模块，用于将来自输入存储模块的信元进行选通输出；输出存储模块，用于对来自选通网络模块的信元进行缓存并并行输出信元；以及控制逻辑模块，用于在确定有信元输入至输入存储模块时向输入存储模块发送读出信号，并用于以预定节拍信号控制选通输出，以及用于在确定选通输出已完成时控制输出存储模块将输入数据并行输出，在该专利方案中，虽然其能够接收同时或随机输入的信元并将其并行输出，并且采用多个复用器和存储器子模块来替代单个大复用器，减小了复用器的规模和电路设计难度。
[0007]但是该方法中，其仍然只支持定长信元的处理，对于变长信元则无法处理。采用定长信元的方式在有些数据传输时会极大地浪费带宽，影响效率，所以，如何提供一种支持变长信元时隙复用的方法就成为目前业界需要解决的关键技术点之一。
【发明内容】
[0008]为了克服现有技术不能处理变长信元输入的问题，本发明提供了一种支持多路变长信元时隙复用的装置及方法。
[0009]本发明采用以下技术方案:
[0010]一种支持多路变长信元时隙复用的装置，包括:
[0011]输入存储模块，用于对输入的多路变长信元分别予以缓存，并依据控制逻辑模块发送的第一时序控制命令将缓存的变长信元数据输出给选通网络模块；
[0012]选通网络模块，其包括多个并行的复用器，用于依据控制逻辑模块发送的第二时序控制命令，将从输入存储模块读出的变长信元数据进行选通输出；
[0013]输出存储模块，用于对来自选通网络模块的变长信元数据进行缓存，并依据控制逻辑模块发送的第三时序控制命令，将时隙复用完成的变长信元数据进行输出；
[0014]控制逻辑模块，用于控制输入存储模块将缓存的变长信元数据输出给选通网络模块；进一步用于控制选通网络模块将从输入存储模块读出的变长信元数据进行选通输出；以及进一步用于控制输出存储模块将时隙复用完成的变长信元数据进行输出。
[0015]优选地，所述输入存储模块包括多个存储子模块，用于缓存输入的多路变长信元；其中，
[0016]当有信元输入时，所述存储子模块将非空指示信号置位。
[0017]优选地，所述输出存储模块包括多个并行的随即存储器RAM (Random AccessMemory，随机存储器)或寄存器，用于缓存来自选通网络模块的变长信元数据，以及依据控制逻辑模块发送的第三时序控制命令，将在RAM或寄存器内完成时隙复用的变长信元数据进行输出。
[0018]优选地，所述控制逻辑模块包括:
[0019]内部控制信号生成模块，用于产生节拍控制信号，并将其分别发送至输入存储模块、选通网络模块以及输出存储模块；
[0020]输出控制信号生成模块，用于在内部控制信号生成模块生成的节拍控制信号下，将输入存储模块中的非空状态进行选通输出。
[0021]优选地，选通网络模块内的复用器在控制逻辑模块发送的节拍控制信号的控制下，将接收到的变长信元数据进行选通输出并送往输出存储模块。
[0022]一种支持多路变长信元时隙复用的方法，包括:
[0023]输入存储模块对输入的多路变长信元分别予以缓存，并依据控制逻辑模块发送的第一时序控制命令将缓存的变长信元数据输出给选通网络模块；
[0024]包括多个并行的复用器的选通网络模块依据控制逻辑模块发送的第二时序控制命令，将从输入存储模块读出的变长信元数据进行选通输出；
[0025]输出存储模块对来自选通网络模块的变长信元数据进行缓存，并依据控制逻辑模块发送的第三时序控制命令，将时隙复用完成的变长信元数据进行输出。
[0026]优选地，所述输入存储模块包括多个存储子模块，用于缓存输入的多路变长信元；其中，在执行输入存储模块对输入的多路变长信元分别予以缓存的步骤之前，所述方法还包括:
[0027]当有信元输入时，所述存储子模块将非空指示信号置位。
[0028]优选地，所述输出存储模块包括多个并行的随即存储器RAM或寄存器，用于缓存来自选通网络模块的变长信元数据，以及依据控制逻辑模块发送的第三时序控制命令，将在RAM或寄存器内完成时隙复用的变长信元数据进行输出。
[0029]优选地，所述控制逻辑模块包括:
[0030]内部控制信号生成模块，用于产生节拍控制信号，并将其分别发送至输入存储模块、选通网络模块以及输出存储模块；
[0031]输出控制信号生成模块，用于在内部控制信号生成模块生成的节拍控制信号下，将输入存储模块中的非空状态进行选通输出。[0032]优选地，所述包括多个并行的复用器的选通网络模块依据控制逻辑模块发送的第二时序控制命令，将从输入存储模块读出的变长信元数据进行选通输出的步骤中:
[0033]选通网络模块内的复用器在控制逻辑模块发送的节拍控制信号的控制下，将接收到的变长信元数据进行选通输出并送往输出存储模块。
[0034]通过上述本发明的技术方案可以看出，本发明利用输入存储模块进行多路变长信元缓存、采用选通网络模块及输出存储模块共同完成多路变长信元的时隙复用，能够实时处理任意相对关系下多路变长信元的时隙复用，保证了每个输入端口的带宽利用，提高了处理灵活性。
[0035]另外，本发明适用于各种长度的变长信元，在电路上仅仅只需对存储的深度，每个端口信元的时隙复用次数、以及复用器与存储子模块的数量进行更改设计，从而提高了设计的灵活性。
[0036]
【专利附图】
【附图说明】
[0037]图1是本发明实施例中的支持多路变长信元时隙复用的装置结构示意图；
[0038]图2是本发明实施例中的输入存储内部结构示意图；
[0039]图3是本发明实施例中的选通网络内部结构示意图；
[0040]图4是本发明实施例中的输出存储内部结构示意图；
[0041]图5是本发明实施例中的控制逻辑内部结构示意图；
[0042]图6是本发明实施例中的数据传输方法示意图；
[0043]图7是本发明实施例中的数据处理方法流程图。
[0044]本发明目的的实现、功能特点及优异效果，下面将结合具体实施例以及附图做进一步的说明。
【具体实施方式】
[0045]下面结合附图和具体实施例对本发明所述技术方案作进一步的详细描述，以使本领域的技术人员可以更好的理解本发明并能予以实施，但所举实施例不作为对本发明的限定。
[0046]如图1所示，本发明实施例提供的一种支持多路变长信元时隙复用的装置，包括:
[0047]输入存储模块101，用于对输入的多路变长信元分别予以缓存，并依据控制逻辑模块104发送的第一时序控制命令将缓存的变长信元数据输出给选通网络模块102。
[0048]具体实施时，其包括若干个先入先出子模块，每个端口一个数据存储。用以对每个链路上的输入数据进行缓存，并在一定的端口轮询下，将内部的数据读出至选通网络模块102。
[0049]优选实施方式下，所述输入存储模块101包括多个存储子模块(例如为先入先出FIFO子模块)，用于缓存输入的多路变长信元；其中，当有信元输入时，所述存储子模块将非空指示信号置位。
[0050]选通网络模块102，其包括多个并行的复用器，用于依据控制逻辑模块104发送的第二时序控制命令，将从输入存储模块101读出的变长信元数据进行选通输出。[0051]具体实施时，其包括若干个复用器，用以将读出的输入存储中的数据，传输给对应的输出存储模块103缓存空间。
[0052]优选实施方式下，选通网络模块102内的复用器在控制逻辑模块104发送的节拍控制信号的控制下，将接收到的变长信元数据进行选通输出并送往输出存储模块103。
[0053]输出存储模块103，用于对来自选通网络模块102的变长信元数据进行缓存，并依据控制逻辑模块104发送的第三时序控制命令，将时隙复用完成的变长信元数据进行输出。
[0054]具体实施时，其包括若干个存储子模块，可以由RAM或寄存器构成。用以接收选通网络模块102中相应复用器输入的数据，并在一定的时序后将复用完成的数据进行输出。
[0055]优选实施方式下，所述输出存储模块103包括多个并行的随即存储器RAM或寄存器，用于缓存来自选通网络模块102的变长信元数据，以及依据控制逻辑模块104发送的第三时序控制命令，将在RAM或寄存器内完成时隙复用的变长信元数据进行输出。
[0056]控制逻辑模块104，用于控制输入存储模块101将缓存的变长信元数据输出给选通网络模块102 ;进一步用于控制选通网络模块102将从输入存储模块101读出的变长信元数据进行选通输出；以及进一步用于控制输出存储模块103将时隙复用完成的变长信元数据进行输出。
[0057]具体实施时，用以提供输入存储模块101、选通网络模块102、输出存储模块103的
控制信息。
[0058]优选实施方式下，所述控制逻辑模块104包括:
[0059]内部控制信号生成模块501，用于产生节拍控制信号，并将其分别发送至输入存储模块101、选通网络模块102以及输出存储模块103 ；
[0060]输出控制信号生成模块502，用于在内部控制信号生成模块501生成的节拍控制信号下，将输入存储模块101中的非空状态进行选通输出。
[0061]如图2所不,输入存储模块101内部由若干个存储子模块构成，每个存储子模块的深度为I个最大信元的长度，且输入端与整个装置的输入相连。存储子模块在接收到有数据进行输入后，将非空指示信号置位。在对存储子模块进行数据读出时，控制逻辑模块104通过节拍控制信号按照(Tm的顺序依次对存储子模块的非空指示信号进行查询，将非空指示信号提供给控制逻辑模块104。
[0062]如图3所示,选通网络模块102内部由若干个mux (Multiplexer,复用器)构成，每个mux的输入端个数与输入存储模块101中的存储子模块数量相同，mux的数量η和并行输出总线k bit或存储子模块输出总线j bit相同。在对mux进行控制时，控制逻辑模块104通过节拍控制信号按照Ol的顺序依次启动mux。每个mux在启动之后按O、的顺序依次对输入信号进行选通输出。
[0063]如图4所示，输出存储模块103由若干个RAM或寄存器组成，本实施例中，每个RAM的输入端与选通网络模块102相连，而所有RAM的输出端绑定在一起，构成了信元复用的装置的输出。输出存储模块103RAM的个数与输出总线kbit/64bit相同，深度与输入存储的输入端口数相同。在接收选通网络模块102的数据后，OiT (n-l)#RAM由控制逻辑模块104在一定的时间之后将其内部的数据一起进行输出，完成时隙复用。其中，读取时间的控制可以根据此次需要输出的有效数据写入时间确定，也可以当做需要输出kbit数据输出延时输出，具体设计可以灵活运用。
[0064]如图5所示，控制逻辑模块104由内部控制信号生成模块501和输出控制信号生成模块502组成。内部控制信号生成模块501包含计数器和一些控制电路，用于产生节拍控制信号，输出到输入存储模块101、选通网络模块102和输出存储模块103，从而实现对这3个模块进行控制。
[0065]输出控制信号生成模块502在内部控制信号生成模块501所产生的节拍信号控制下，将输入存储模块101中的输入控制单元非空状态进行选通输出，并生成输出控制信号。
[0066]采用上述支持多路变长信元时隙复用的装置进行变长信元时隙复用的具体实施步骤如下:
[0067]步骤A，输入存储模块101从输入端口接收多路变长信元。
[0068]步骤B，输入存储模块101内的缓存对变长信元数据进行缓存，并给出缓存非空指
/Jn ο
[0069]步骤C，控制逻辑模块104对输入存储模块101(Tm(其中，m为输入存储模块101并行缓存的路数)号缓存内的变长信元数据进行轮询，若该缓存为非空，就读出其内部数据，读出数据的切片数根据变长信元的长度信息确定，如果长度信息超过并行输出总线数量kbit，则只读取k bit数据，同时给出第一拍的指示信息，其余的数据在下个轮询周期读取，最多读取k bit数据，依次轮询读取；若为空，则不进行数据读出。
[0070]步骤D，选通网络模块102内部的复用器按照(Tn(其中，η为选通网络模块102内部的复用器的数量)号的顺序依次打开，每个复用器以循环的方式将(Tm号缓存内的数据分别发往对应的输出存储子模块。
[0071]步骤Ε，输出存储模块103内的输出存储子模块对变长信元数据进行暂存，在控制逻辑模块104计数器的控制下，循环地将所有输出存储子模块内(Tn号地址内的数据输出，完成多个通道信元的时隙复用。
[0072]相适应地，本发明实施例还提供了一种支持多路变长信元时隙复用的方法，包括:
[0073]S101、输入存储模块101对输入的多路变长信元分别予以缓存，并依据控制逻辑模块104发送的第一时序控制命令将缓存的变长信元数据输出给选通网络模块102 ；
[0074]S102、包括多个并行的复用器的选通网络模块102依据控制逻辑模块104发送的第二时序控制命令，将从输入存储模块101读出的变长信元数据进行选通输出；
[0075]S103、输出存储模块103对来自选通网络模块102的变长信元数据进行缓存，并依据控制逻辑模块104发送的第三时序控制命令，将时隙复用完成的变长信元数据进行输出。
[0076]具体实施时，所述输入存储模块101包括多个存储子模块，用于缓存输入的多路变长信元；其中，在执行输入存储模块101对输入的多路变长信元分别予以缓存的步骤之前，所述方法还包括:
[0077]S100、当有信元输入时，所述存储子模块将非空指示信号置位。
[0078]具体实施时，所述包括多个并行的复用器的选通网络模块102依据控制逻辑模块104发送的第二时序控制命令，将从输入存储模块101读出的变长信元数据进行选通输出的步骤中:选通网络模块102内的复用器在控制逻辑模块104发送的节拍控制信号的控制下，将接收到的变长信元数据进行选通输出并送往输出存储模块103。
[0079]所述输出存储模块103包括多个并行的随即存储器RAM或寄存器，用于缓存来自选通网络模块102的变长信元数据，以及依据控制逻辑模块104发送的第三时序控制命令，将在RAM或寄存器内完成时隙复用的变长信元数据进行输出。
[0080]对于与所述方法相对应的支持多路变长信元时隙复用的装置，其包括的控制逻辑模块104包括:
[0081]内部控制信号生成模块501，用于产生节拍控制信号，并将其分别发送至输入存储模块101、选通网络模块102以及输出存储模块103 ；
[0082]输出控制信号生成模块502，用于在内部控制信号生成模块501生成的节拍控制信号下，将输入存储模块101中的非空状态进行选通输出。
[0083]本发明实施例提供的多路变长信元时隙复用装置的数据传输方法如图6所示，上电复位之后的起始time slot_0时刻，将输入存储模块101#0上的第O号地址上的数据读出后，存储到ram#0上的第O号地址中；在time slot_l时刻，将输入存储模块101#0上的第I号地址及输入存储模块101#1上的第O个地址上的两个数据读出，存储到ram#l上的第O号地址及ram#0上的第I号地址中；每个输入存储模块101的每次读出数据不超过kbit ；在time sl0t_m之后，每个时钟周期内每个输入存储模块101中都将读出数据，其中输入存储模块101#m中第h号地址中的数据将存储到ram#h (h ( n_l)中第m号地址中。
[0084]如图7所示，对于进入本发明实施例提供的支持多路变长信元时隙复用的装置的变长信元数据，对于其的处理流程如下:
[0085]步骤1，输入存储模块101中的输入存储单元接收输入的变长信元数据。
[0086]步骤2，输入存储模块101的输`入存储单元对变长信元进行缓存，并等待读出信号。
[0087]步骤3，输入存储模块101的输入存储单元接收到读出信号，将数据输出给选通网络模块102，其中，每次读取的数据不超过kbit，对每次读取的kbit数据进行0，1,2……标记，由后续模块进行重组。
[0088]步骤4，选通网络模块102内的复用器在控制逻辑模块104的节拍信号的控制下，将接收到的信号进行选通输出，送往输出存储模块103。
[0089]步骤5，输出存储模块103接收选通网络模块102内的数据，并进行缓存。
[0090]步骤6，对输出时间进行判断，若已达到，则将输出存储模块103内的数据进行输出。
[0091]步骤7，对时隙复用完成后的变长信元进行输出。
[0092]以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的【技术领域】，均同理包括在本发明的专利保护范围内。
【权利要求】
1.一种支持多路变长信元时隙复用的装置，其特征在于，包括: 输入存储模块，用于对输入的多路变长信元分别予以缓存，并依据控制逻辑模块发送的第一时序控制命令将缓存的变长信元数据输出给选通网络模块； 选通网络模块，其包括多个并行的复用器，用于依据控制逻辑模块发送的第二时序控制命令，将从输入存储模块读出的变长信元数据进行选通输出； 输出存储模块，用于对来自选通网络模块的变长信元数据进行缓存，并依据控制逻辑模块发送的第三时序控制命令，将时隙复用完成的变长信元数据进行输出； 控制逻辑模块，用于控制输入存储模块将缓存的变长信元数据输出给选通网络模块；进一步用于控制选通网络模块将从输入存储模块读出的变长信元数据进行选通输出；以及进一步用于控制输出存储模块将时隙复用完成的变长信元数据进行输出。
2.如权利要求1所述的支持多路变长信元时隙复用的装置，其特征在于，所述输入存储模块包括多个存储子模块，用于缓存输入的多路变长信元；其中， 当有信元输入时，所述存储子模块将非空指示信号置位。
3.如权利要求1所述的支持多路变长信元时隙复用的装置，其特征在于，所述输出存储模块包括多个并行的随即存储器RAM或寄存器，用于缓存来自选通网络模块的变长信元数据，以及依据控制逻辑模块发送的第三时序控制命令，将在RAM或寄存器内完成时隙复用的变长信元数据进 行输出。
4.如权利要求2所述的支持多路变长信元时隙复用的装置，其特征在于，所述控制逻辑模块包括: 内部控制信号生成模块，用于产生节拍控制信号，并将其分别发送至输入存储模块、选通网络模块以及输出存储模块； 输出控制信号生成模块，用于在内部控制信号生成模块生成的节拍控制信号下，将输入存储模块中的非空状态进行选通输出。
5.如权利要求1所述的支持多路变长信元时隙复用的装置，其特征在于，选通网络模块内的复用器在控制逻辑模块发送的节拍控制信号的控制下，将接收到的变长信元数据进行选通输出并送往输出存储模块。
6.一种支持多路变长信元时隙复用的方法，其特征在于，包括: 输入存储模块对输入的多路变长信元分别予以缓存，并依据控制逻辑模块发送的第一时序控制命令将缓存的变长信元数据输出给选通网络模块； 包括多个并行的复用器的选通网络模块依据控制逻辑模块发送的第二时序控制命令，将从输入存储模块读出的变长信元数据进行选通输出； 输出存储模块对来自选通网络模块的变长信元数据进行缓存，并依据控制逻辑模块发送的第三时序控制命令，将时隙复用完成的变长信元数据进行输出。
7.如权利要求6所述的支持多路变长信元时隙复用的方法，其特征在于，所述输入存储模块包括多个存储子模块，用于缓存输入的多路变长信元；其中，在执行输入存储模块对输入的多路变长信元分别予以缓存的步骤之前，所述方法还包括: 当有信元输入时，所述存储子模块将非空指示信号置位。
8.如权利要求6所述的支持多路变长信元时隙复用的方法，其特征在于，所述输出存储模块包括多个并行的随即存储器RAM或寄存器，用于缓存来自选通网络模块的变长信元数据，以及依据控制逻辑模块发送的第三时序控制命令，将在RAM或寄存器内完成时隙复用的变长信元数据进行输出。
9.如权利要求7所述的支持多路变长信元时隙复用的方法，其特征在于，所述控制逻辑模块包括: 内部控制信号生成模块，用于产生节拍控制信号，并将其分别发送至输入存储模块、选通网络模块以及输出存储模块； 输出控制信号生成模块，用于在内部控制信号生成模块生成的节拍控制信号下，将输入存储模块中的非空状态进行选通输出。
10.如权利要求6所述的支持多路变长信元时隙复用的方法，其特征在于，所述包括多个并行的复用器的选通网络模块依据控制逻辑模块发送的第二时序控制命令，将从输入存储模块读出的变长信元数据进行选通输出的步骤中: 选通网络模块内的复用器在控制逻辑模块发送的节拍控制信号的控制下，将接收到的变长信元数据进行选通输`出并送往输出存储模块。
【文档编号】H04J3/16GK103731224SQ201210384420
【公开日】2014年4月16日 申请日期:2012年10月11日 优先权日:2012年10月11日
【发明者】王馨, 廖智勇 申请人:中兴通讯股份有限公司