专利名称：一种利用反向时钟同步组网的光端机芯片结构的制作方法
技术领域：
本实用新型涉及光端机的结构技术领域，具体为一种利用反向时钟同步组网的光端机芯片结构。
背景技术：
数字视频光端机由于其传送数据量大，无传送损耗和延迟的特点，近年来在安防监控领域获得了广泛的应用。另一方面，集成电路技术随着工艺的进步，近年来取得了较快的发展。以深亚微米CMOS工艺为基础，目前集成电路芯片技术已经可以将视频光端机的主要功能集成，以该集成芯片为基础的数字视频光端机在功耗、体积方面均较传统产品有较大优势。 现有的数字光端机芯片组结构见图1，为了简化绘图和说明，这里画出的为单路数字视频光端机，实际应用中会出现2 16路的情况，但基本原理一致，其包括发送端芯片、接收端芯片，发送端芯片通过光纤连接接收端芯片，发送端芯片包括模数转换器、CPLD/或FPGA、串并转换器、发送光纤模块、本地时钟，发送端的数据输入经过模数转换器、CPLD/或FPGA、串并转换器之后传入发送光纤模块，发送端的接模数转换器、CPLD/或FPGA、串并转换器的时钟输入端分别连接本地时钟，数据最终通过发送光纤模块经由光纤传送至接收端芯片的光纤模块，接收端芯片的本地时钟保持与发送端芯片的本地时钟的频率一致，从而接收电路依靠与发送时钟相同的时钟频率，同步数据接收,并完成数据的恢复与处理,接收端芯片具体包括光纤模块、串并转换器、CPLD/或FPGA、数模转换器、本地时钟，接收端芯片的光纤模块接受数据后依次传向串并转换器、CPLD/或FPGA、数模转换器，数模转换器通向接收端的数据输入，接收端芯片的本地时钟分别连接串并转换器、CPLD/或FPGA、数模转换器的时钟输入接口。上述芯片组结构在处理单一的点对点的传送时，由于双方的本地时钟频率可以基本保持一致，在一定误码率的情况下，基本保证数据发送与接收端的同步，但是伴随着数字视频光端机在安防监控中的广泛应用，现在通常情况下是多个发送端对应一个接收端，一对数字视频光端机必须占用一条光纤，其数据通信量远小于光纤容量，单根光纤的通信量被大大缩小，当多个发送端同时对应一个接收端时，需要从每个发送端单独引一根光纤通向接收端，而现有线路光纤数量无法满足大量数字视频光端机对光纤的需求。随着数字视频光端机在安防监控中的广泛应用，传统视频光端机架构下的点对点传输日益暴露出其光纤资源利用率不高的缺点—方面，一对数字视频光端机占用一条光纤，其数据通信量远小于光纤最大容量。正常一路标准清晰度视频信号码率不到150Mbps，而常用光纤容量在Gbps量级，是其十倍以上；另一方面，工程应用中经常遇到光纤架设成本高，或由于各种限制无法进行施工(如不可能让铁路中止运营进行施工)，只能租用现有线路，而现有线路光纤数量无法满足大量数字视频光端机对光纤的需求。[0009]工程商被迫寻求解决方案，如图2所示即为常见的“多对单”方案，即多个发送端共享一根光纤到单一接收端。从而有效利用光纤资源，减少架设光缆的需求。以上将多个发送端数据汇集到一根光纤上的过程就叫做“汇聚”。为了达到上述目的，就必须改变传统点对点的传输方式，目前一般会采用以下两种方法完成汇聚功能I)使用波分复用技术，利用复杂且昂贵的波分复用器件，在单一光缆上实现多路数据的汇聚和传送。实际上是在光学层面上实现信号汇聚；2)采用各种电路方案实现光端机信号的汇聚，即在电信号范畴内完成信号汇聚。这种方法又可细分为数字和模拟解决方法a)模拟方法通过将信号转换成模拟量，然后再转换为数字量，并实现信号汇聚。这种方法的缺点是信号在转换中有较大损耗，并且需要额外的数模/模数转换器件，增加了 成本；b)对比于模拟汇聚，数字汇聚的可以达到信号的零损耗，额外增加的数字电路成本很低，基本可以忽略不计。但目前数字汇聚实现的主要障碍是不同信号来源的同步以图2为例，虽然四个发送端使用的晶振标称一致，但由于均为各自的本地时钟和分离器件，时钟频率存在差异。数字汇聚过程中发生丢码和误码现象，从而影响传送信号的完整性。这种情况造成现有方案下发送端数据汇聚时难以进行数字采样，所以以目前架构在数字域内汇聚各个发送端的数据尚有困难。
发明内容针对上述问题，本实用新型提供了一种利用反向时钟同步组网的光端机芯片结构，其可以在多个芯片间进行时钟同步，从而能够实现多芯片间数据的汇聚，确保数字汇聚的数字采样，使得传送信号完整。一种利用反向时钟同步组网的光端机芯片结构，其技术方案是这样的其包括数模转换器、模数转换器、数字逻辑模块、串并转换器、时钟信号模块，其特征在于其还包括时钟恢复电路、本地/远端时钟选择开关、并串转换器，所述数模转换器的输出端外接模拟视频输出，模拟视频输入连接所述模数转换器的输入端，所述模数转换器的输出端连接所述数字逻辑模块的输入端，所述数字逻辑模块输出端连接所述并串转换器的输入端，所述并串转换器的输出端通过数据线外接光纤模块，外部所述光纤模块通过数据线连接所述串并转换器的输入端，所述串并转换器的输出端连接所述数字逻辑模块的另一输入端，所述数字逻辑模块的另一输出端连接所述数模转换器的输入端，所述时钟信号模块连接有所述本地/远端时钟选择开关，所述本地/远端时钟选择开关的两个选择端为芯片内部的所述时钟恢复电路、外部的本地时钟，所述光纤模块的时钟信号数据通过数据线连接所述时钟恢复模块。其进一步特征在于所述数字逻辑模块具体为CPLD/或FPGA。采用上述结构后，光端机芯片结构同时具备数据发送与接收功能，保证光端机发送端与接受端使用同一颗芯片，简化光端机系统设计；与传统光端机架构相比这样的变化保证在保持光端机系统发送端与接收端分别使用本地时钟的传统工作方式以外，本技术方案也可以在接收端接入本地时钟信号，并通过光纤发送到远端的光端机发送端，在发送端通过时钟恢复电路将时钟恢复出来供芯片中的数据采集、后续的数字处理及发送电路使用，从而达到了数字视频光端机网络中接收、发送端、以及潜在的多个发送端、共同使用同一时钟采样及传送数据的目的。其实际使用中，可以通过芯片管脚输入高/低电平或I2C总线控制位的方式来选择使用本地时钟或内部的时钟恢复电路恢复远端时钟，从而能够分别以传统或本技术方案描述的方式工作，以满足不同客户的需求；综上，该芯片结构可以在多个芯片间通过时钟恢复电路进行时钟同步，从而能够实现多芯片间数据的汇聚，确保数字汇聚的数字采样，使得传送信号完整。
图I为现有的数字光端机芯片组结构示意框图；图2为四个发送端对应一个接收端的组网结构示意图；图3为本实用新型的结构示意框图；图4为本实用新型具体应用的具体实施例一的结构框图；图5为本实用新型具体应用的具体实施例二的结构框图；图6为本实用新型具体应用的具体实施例三的结构框图。
具体实施方式
一种利用反向时钟同步组网的光端机芯片结构，见图3 :其包括数模转换器、模数转换器、数字逻辑模块、串并转换器、时钟信号模块，其还包括时钟恢复电路、本地/远端时钟选择开关、并串转换器，数模转换器的输出端外接模拟视频输出，模拟视频输入连接模数转换器的输入端，模数转换器的输出端连接数字逻辑模块的输入端，数字逻辑模块输出端连接并串转换器的输入端，并串转换器的输出端通过数据线外接光纤模块，外部光纤模块通过数据线连接串并转换器的输入端，串并转换器的输出端连接数字逻辑模块的另一输入端，数字逻辑模块的另一输出端连接数模转换器的输入端，时钟信号模块连接有本地/远端时钟选择开关，本地/远端时钟选择开关的两个选择端为芯片内部的时钟恢复电路、夕卜部的本地时钟，光纤模块的时钟信号数据通过数据线连接时钟恢复模块。数字逻辑模块具体为 CPLD/ 或 FPGA。具体应用实施例一见图4，四个发送端对应一个接收端汇聚端单独布置，四个发送端的数据通过短途光纤传送至汇聚端，汇聚端通过单路光纤连接接收端，其中四个发送端、一个汇聚端均采用本实用新型的芯片结构，四个发送端的时钟信号模块的本地/远端时钟选择开关连接其对应的外部的本地时钟，一个汇聚端的时钟信号模块的本地/远端时钟选择开关连接其芯片内部的时钟恢复电路。具体应用实施例二见图5，四个发送端对应一个接收端汇聚端集成于其中一个发送端，四个发送端均采用本实用新型的芯片结构，其中三个不集成汇聚端的发送端分别连接集成汇聚端的发送端，兼有汇聚端功能的发送端通过单路光纤连接至接收端，三个不集成汇聚端的发送端的时钟信号模块的本地/远端时钟选择开关连接其对应的外部的本地时钟，集成汇聚端的发送端当作为汇聚端存在时其时钟信号模块的本地/远端时钟选择开关连接其芯片内部的时钟恢复电路；集成汇聚端的发送端当作为发送端存在时其时钟信号模块的本地/远端时钟选择开关连接其对应的外部的本地时钟。具体应用实施例三见图6，三个发送端对应一个接收端三个发送端的输出端各自通过单路光纤串联至下一个发送端的输入端，第三个发送端的输出端通过单路光纤连接接收端，第一个发送端的时钟信号模块的本地/远端时钟选择开关连接其对应的外部的本地时钟，第二个、第三个发送端均兼做有汇聚端的功能，故当作为汇聚端存在时其时钟信号模块的本地/远端时钟选择开关连接其芯片内部的时钟恢复电路，当作为发送端存在时其时钟信号模块的本地/远端时钟选择开关连接其对应的外部的本地时钟。以上三个具体应用实施例均只需通过单路光纤组网，且工程量小，三个具体应用实施例中的接收端采用本实用新型的芯片结构，且其时钟信号模块的本地/远端时钟选择开关连接其芯片内部的时钟恢复电路。 其中，CPLD/或FPGA的中文含义CPLD为复杂可编程逻辑器件；FPGA为现场可编程门阵列。
权利要求1.一种利用反向时钟同步组网的光端机芯片结构，其包括数模转换器、模数转换器、数字逻辑模块、串并转换器、时钟信号模块，其特征在于其还包括时钟恢复电路、本地/远端时钟选择开关、并串转换器，所述数模转换器的输出端外接模拟视频输出，模拟视频输入连接所述模数转换器的输入端，所述模数转换器的输出端连接所述数字逻辑模块的输入端，所述数字逻辑模块输出端连接所述并串转换器的输入端，所述并串转换器的输出端通过数据线外接光纤模块，外部所述光纤模块通过数据线连接所述串并转换器的输入端，所述串并转换器的输出端连接所述数字逻辑模块的另一输入端，所述数字逻辑模块的另一输出端连接所述数模转换器的输入端，所述时钟信号模块连接有所述本地/远端时钟选择开关，所述本地/远端时钟选择开关的两个选择端为芯片内部的所述时钟恢复电路、外部的本地时钟，所述光纤模块的时钟信号数据通过数据线连接所述时钟恢复模块。
2.根据权利要求I所述的一种利用反向时钟同步组网的光端机芯片结构，其特征在于所述数字逻辑模块具体为CPLD/或FPGA。
专利摘要本实用新型提供了一种利用反向时钟同步组网的光端机芯片结构，其可以在多个芯片间进行时钟同步，从而能够实现多芯片间数据的汇聚，确保数字汇聚的数字采样，使得传送信号完整。其包括数模转换器、模数转换器、数字逻辑模块、串并转换器、时钟信号模块，其特征在于其还包括时钟恢复电路、本地/远端时钟选择开关、并串转换器，所述数模转换器的输出端外接模拟视频输出，模拟视频输入连接所述模数转换器的输入端，所述模数转换器的输出端连接所述数字逻辑模块的输入端，所述数字逻辑模块输出端连接所述并串转换器的输入端，所述并串转换器的输出端通过数据线外接光纤模块。
文档编号H04N7/22GK202713522SQ20122027478
公开日2013年1月30日 申请日期2012年6月12日 优先权日2012年6月12日
发明者黄海滨, 吴明远, 郑可为 申请人:无锡思泰迪半导体有限公司