一种高性能多标准fec译码器的制造方法
【专利摘要】本发明属于无线数字通信和广播【技术领域】，具体涉及一种高性能多标准FEC译码器。该译码器灵活可配置，能够同时兼容LDPC码和Turbo码多标准多模式。该译码器在满足当前通信系统高吞吐率、低功耗目的的同时还可以让设计的结构可配置性很高，能够很容易的应用到不同的通信标准中。该译码器能够支持WiMAX、无线城域网WLAN宽带接入技术以及4G移动通信的LTE标准。其中在WiMAX和WLAN中译码器工作的LDPC译码模式，而在LTE通信中译码器工作在Turbo译码模式。设计的纠错码能够对WiMAX中所有的114种模式、WLAN中所有的12种模式以及LTE中所有的188种模式进行译码。
【专利说明】一种高性能多标准FEC译码器
【技术领域】
[0001]本发明属于无线数字通信和广播【技术领域】，具体涉及一种高性能多标准FEC译码器。
【背景技术】
[0002]自20世纪90年代以来，人类社会进入一个数字化、信息化快速发展的阶段。由于社会环境的各不相同，信息科学技术的迅速发展，使得社会各领域中不断涌现各种数字通信技术，而人们对高速可靠的通信系统追求也日益增长。这些通信标准按应用领域划分，有应用于移动通信的3GPP-LTE、GSM、TD-SCDMA等；有应用于宽带无线通信的IEEE 802.1 In、IEEE 802.16e等；也有应用于数字多媒体领域的DVB-S2、DTMB等。通信标准的种类如此繁多，而人们却又逐渐的追求能够随时、随地的接收来自不同通信标准的信号，那就要求一个用户终端能够灵活的支持各种通信标准。
[0003]鉴于LDPC码和Turbo码相比于其他纠错码具有编码增益高，性能好，译码吞吐率高等各种优点，现阶段的通信标准中几乎采用的都是这两种纠错码。LDPC和Turbo码相比，具有译码电路简单，并行度高等优点，它适用于高吞吐率，尤其是IOOGbps等光通信系统中；而Turbo码具有编码电路简单，码长、码率灵活可调等优点，尤其是在近年发展出QPP、ARP等交织器结构后，Turbo码也变得易于并行实现，因此实际的通信标准往往根据需要选择这两种通信纠错码之一。一般移动通信的GSM，3G，以及4G等通信系统中采用的均是Turbo编解码，而无线接入的WiMAX、WLAN以及数字电视DVB-S2，DTMB等通信标准采用的是LDPC编解码。
[0004]通信系统虽然标准众多，但它们采用的纠错码却几乎都是LDPC码或者Turbo码。考虑到用户越来越希望能够在一个终端上支持多种通信标准。例如用户希望一个手机终端既能够接收4G通信LTE的标准，又能够接收无线通信的WiMAX、WLAN信号，传统的方法是直接采用多块不同的芯片分别支持不同的标准，这就造成面积的极大浪费，这就要求设计一款能够在一个架构下支持多种标准的结构。而就信道编解码的层面而言，就希望设计一种能够在一个架构下同时支持LDPC和Turbo码的译码器。
[0005]虽然各通信标准中纠错码的码长、码率等不尽相同，但实质上在纠错码译码的硬件结构上具有类似的结构，在硬件实现中它们采用的均是Log-MAP算法，或归一化的Log-MAP算法。而且无论是LDPC码还是Turbo码的译码器中，主要的模块均是存储器以及逻辑加减、比较单元，这就为设计一个同时支持LDPC和Turbo码的ASIC架构提供了可能性。因此设计一个灵活性高，模式可配置的多模FEC解码器成为了一个必然趋势。同时随着通信标准的发展，对硬件的功耗和吞吐率也提出了严格的要求，这就希望设计的结构在满足灵活性的同时要达到更低的功耗、更高的吞吐率。
[0006]支持单一类型纠错码的结构近些年已经发展的较为成熟，但目前国内外对于这种兼容两种纠错码的结构的研究还非常少，这种兼容多种纠错码的结构主要实现方式包括ASIP和多核映射，还有一些文献采用ASIC的实现方式。设计一个能够同时兼容多种纠错码的结构是一种势在必行的必然趋势，而目前这方面的研究还比较欠缺，设计一个能够同时支持多种标准、支持LDPC和Turbo码两种纠错码的结构，同时必须使得设计的结构吞吐率和功耗到要达到下一代通信标准的需求是一项长期有意义的研究。
【发明内容】
[0007]本发明的目的在于提供一种高性能多标准FEC译码器，可以同时支持LDPC码和Turbo码，并支持WiMax、WLAN和LTE三种不同的标准。
[0008]本发明提供的高性能多标准FEC译码器，可灵活配置，能够同时兼容LDPC码和 Turbo 码多标准多模式，包括 WiMAX (Worldwide interoperability for MicrowaveAccess)、无线城域网 WLAN (Wireless Metropolitan Area Networks)宽带接入技术以及4G移动通信的LTE (Long Term Evolution)标准。其中，在WiMAX和WLAN中译码器工作在LDPC译码模式，而在LTE通信中译码器工作在Turbo译码模式。设计的纠错码能够对WiMAX中所有的114种模式、WLAN中所有的12种模式以及LTE中所有的188种模式进行译码。
[0009]本发明提供的高性能多标准FEC译码器，包括大量的存储器，一个非常灵活的置换网络，一个能够同时支持两种纠错码逻辑运算的可配置计算单元SISO (Soft-1nSoft-Out),以及一个全局控制单元。其结构框图如图1所示，全局控制单元包括模式配置3和控制单元6，通过配置外部参数来决定整个芯片各个模块的工作模式，即全局控制单元链接所有其他的功能模块；存储器用于存储计算过程中所有使用到的数据；可配置计算单元SISO 8用于完成信息的更新；置换网络完成矩阵移位操作和数据交织功能，包括移位5和移位9。其中:
所述存储器，包括:用于存储中间节点信息的迭代所需的存储器阵列1，用于存储信道信息的信道信息存储器2，用于Turbo译码过程中防止存储器访问冲突的缓存7，中间暂存单元FIF0/LIF0 10 (其中FIFO用于LDPC译码中存储后验信息，LIFO用于Turbo译码中用于存储前向更新信息)；用于存储译码结果的硬判信息存储器11。LDPC和Turbo两种纠错码的存储器量化方案是非常类似的，均是本征信息5比特量化，外信息6比特量化。中间暂存单元设计中，LDPC需要一个FIF0，而Turbo码需要一个LIF0，它们可以完全复用。两种纠错码使用的存储器相似，Turbo译码存储器的总体比LDPC码大，原因在于LTE标准中最长码长为6144，而WiMAX、WLAN中最长码长仅为2304。因此，在存储器方面Turbo译码器基本上就能够覆盖LDPC译码所需要的存储器，同时将来LDPC码更长的码长也具有兼容性。设计的兼容，这两种码的解码器可以这两种纠错码的信道信息复用，外信息以及FIFO和LIFO之间都可以复用。两种纠错码存储器复用的主要难点在于他们译码的并行度不同导致的存储器位宽深度不一致，这个问题可以通过对存储器进行划块处理解决。即把一个较大的存储器分成一些较小快的存储器，在LDPC译码时，让这些存储器工作在并行模式，而在Turbo译码时则让它们工作在串行模式，从而解决它们并行度不一致的矛盾。
[0010]所述置换网络，支持LDPC可配置的循环移位，还支持Turbo码无冲突的QPP交织。本发明的Turbo译码最高并行度P=8，采用三级MUX构成的网络(如图15所示)，以完成交织移位功能。其中MEM表示存储器的块号，SISO则表示子译码电路的并行度编号。在需要支持的最大并行度P变大的情况下可以通过增加MUX的级数以达到相应的要求。所述置换网络结构非常简单，这种结构在最大并行度P=2n时，能在不改变电路结构的情况下同时支持并行度为O，1，2，4……2n-l的情况。采用这种灵活的交织器结构就能方便的进行所需并行度之间的相互切换，而又不用改变硬件结构。本发明的LDPC译码器最高并行度为96，因此每一个普通的移位器可以由一个7级MUX的阵列组成，移位器的硬件结构如11所示。
[0011]所述可配置计算单元SISO，用于Turbo译码中的前后向更新和后验信息计算，还用于LDPC译码中的变量节点和校验节点的更新计算。
[0012]所述可配置计算单元SISO的结构包括LLR计算单元和M-ASC (Modified AddCompare Select)单兀。
[0013]所述LLR计算单元采用Turbo码的LLR计算模块即可,如图9所示。对于Turbo译码，每个加法器输入的是前向状态度量信息《和后向状态度量信息与分置状态度量信息之和声+y。树形比较结构的上半部分计算后验信息为0的最大路径，下半部分计算后验信息为I的最大路径，再比较这两条路径确定该时刻的后验信息。整个树形比较器一共有16个加法器，而LDPC码的后验彳目息更新只需要一个加法器，即r=—fimn +Ajwk。因此该树形结构的比较器可以等效为16个LDPC译码的并行度。
[0014]所述M-ACS单元用于Turbo码前后向状态度量更新以及训练序列的更新计算。而LDPC码译码则需要完成外信息最小值、次小值搜索的过程。设计的结构在常用ACS单元的基础上进行改进,其结构如图7所示,包括了加法单元821,选择单元822,比较单元823,取绝对值单元824，取次小值单元825。其中，所述取绝对值单元824就是根据有符号数补码表示法则进行取符号化操作；所述取次小值单元825的输入来自取绝对值单元824，将当前的不同绝对值进行比较，取较大者，与先前存储的绝对值进行比较，存储较小值，经过数个时钟周期即可得到次小值。所述M-ACS单元中各个元件的连接方式是根据下文所述算法来安排的。它在原有的ACS单元基础上只增加了绝对值操作和取次小值操作，大大提高了硬件的逻辑单元复用率。图7中另外需要注意的一点在于其中的虚线围起来的部分，由于LDPC译码这里额外多了一个取绝对值操作，而这条路径正好在关键路径上，因此译码器在LDPC译码的频率将比Turbo译码的频率低一些。
[0015]所述全局控制单元，其结构包括模式配置3和控制单元6，通过配置外部参数来决定整个芯片各个模块的工作模式，即全局控制单元链接所有其他的功能模块。在正常工作时，首先要把需要的工作模式输入到模式配置模块，需要配置的信息包括译码器所需要译码的纠错码类型、门控开关、译码的输入起始、译码开始、输出信号、并行度、窗长、子矩阵大小、码长、迭代次数、校验矩阵信息以及交织器的参数等诸多信息。在每个时钟配置一组输入信息，然后把这组输入信息再配置给内部译码器的每个参数。在所有的参数配置完毕后，译码器才可以进入正常译码状态。
[0016]所述高性能多标准FEC译码器，为了可以兼容LDPC码和Turbo码的译码，采用新的算法，可以节省硬件资源，推导如下:
由于WiMAX和WLAN标准中的矩阵均是结构型的QC-LDPC码，因此为了加快LDPC译码的收敛速度，提高吞吐率和能量效率，常规LDPC译码时采用TDMP的译码算法，而且由于TDMP算法是根据Turbo译码算法的前后向迭代原理推导得到的，因此其本质上和Turbo译码是类似的，只是Turbo译码每次前后向信息更新时有8个状态需要更新，而LDPC游码只需要更新外信息即可。
[0017]先设定以下变量:
*表示当前迭代次数;
方表示码字的后验信息；
P職表示变量节点n传递给校验节点m的信息；
Amm是指校验节点m传递给变量节点n的信息。
[0018]a为归一化因子；
i2JfeCs)为k时刻S状态的前向更新信息；
ACs)为k时刻s状态的后向更新信息；
KCs)为从s'状态到s状态的分支状态度量信息；
Le(Uk)为第Uk个节点的外信息；
La(Mk)为第Uk个节点的先验信息；
L3l(Uk)为第Wjt个节点的后验信息。
[0019]在LDPC码的TDMP译码算法中，其校验节点更新算法如下:
【权利要求】
1.一种高性能多标准FEC译码器，其特征在于，同时兼容LDPC码和Turbo码多标准多模式，包括WiMAX、无线城域网WLAN宽带接入技术以及4G移动通信的LTE标准；其中在WiMAX和WLAN中译码器工作在LDPC译码模式，在LTE通信中译码器工作在Turbo译码模式；设计的纠错码能够对WiMAX中所有的114种模式、WLAN中所有的12种模式以及LTE中所有的188种模式进行译码；其结构包括:多种存储器，一个灵活的置换网络，一个能够同时支持两种纠错码逻辑运算的可配置计算单元SIS0，以及一个全局控制单元；所述全局控制单元通过配置外部参数来决定整个芯片各个模块的工作模式，即全局控制单元链接所有其他的功能模块；所述存储器用于存储计算过程中所有使用到的数据；所述可配置计算单元SISO用于完成信息的更新；所述置换网络完成矩阵移位操作和数据交织功能，包括移位5和移位9。
2.根据权利要求1所述的高性能多标准FEC译码器，其特征在于:所述存储器，包括:用于存储中间节点信息的迭代所需的存储器阵列，用于存储信道信息的信道信息存储器，用于Turbo译码过程中防止存储器访问冲突的缓存，用于存储译码结果的硬判信息存储器，中间暂存单元FIF0/LIF0，其中FIFO用于LDPC译码中存储后验信息，LIFO用于Turbo译码中用于存储前向更新信息； LDPC和Turbo两种纠错码的存储器量化方案类同，均是本征信息5比特量化，外信息6比特量化；中间暂存单元中，LDPC需要一个FIFO，而Turbo码需要一个LIF0，它们完全复用；两种纠错码使用的存储器相似，Turbo译码存储器的总体比LDPC译码存储器大，因此，在存储器方面Turbo译码器能够覆盖LDPC译码所需要的存储器；设计的兼容，使这两种码的解码器可以这两种纠错码的信道信息复用，外信息以及FIFO和LIFO之间都复用。
3.根据权利要求2所述的高性能多标准FEC译码器，其特征在于:所述置换网络，支持LDPC可配置的循环移位，还支持Turbo码无冲突的QPP交织；Turbo译码最高并行度P=8，采用三级MUX构成的网络，以完成交织移位功能；LDPC译码器最高并行度为96，每一个普通的移位器由一个7级MUX的阵列组成。
4.根据权利要求3所述的高性能多标准FEC译码器，其特征在于:所述可配置计算单元SISO，用于Turbo译码中的前后向更新和后验信息计算，还用于LDPC译码中的变量节点和校验节点的更新计算； 所述可配置计算单元SISO的结构包括LLR计算单元和M-ASC单元； 所述LLR计算单元采用Turbo码的LLR计算模块；采用树形比较结构，对于Turbo译码，每个加法器输入的是前向状态度量信息a,以及后向状态度量信息与分置状态度量信息之和卢+y ;树形比较结构的上半部分计算后验信息为0的最大路径，下半部分计算后验信息为I的最大路径，再比较这两条路径确定该时刻的后验信息；整个树形比较结构一共有16个加法器，而LDPC码的后验信息更新只需要一个加法器；因此该树形比较结构等效为16个LDPC译码的并行度； 所述M-ACS单元用于Turbo码前后向状态度量更新以及训练序列的更新计算；由于LDPC码译码则需要完成外信息最小值、次小值搜索的过程，故M-ACS单元是在原有的ACS单元基础上增加了绝对值操作和取次小值操作，即包括加法单元，选择单元，比较单元，取绝对值单元，取次小值单元。
5.根据权利要求4所述的高性能多标准FEC译码器，其特征在于:所述全局控制单元包括模式配置和控制单元；在正常工作时，首先要把需要的工作模式输入到模式配置模块，需要配置的信息包括译码器所需要译码的纠错码类型、门控开关、译码的输入起始、译码开始、输出信号、并行度、窗长、子矩阵大小、码长、迭代次数、校验矩阵信息以及交织器的参数；在每个时钟配置一组输入信息，然后把这组输入信息再配置给内部译码器的每个参数；在所有的参数配置完毕后，译码器才进入正常译码状态。
6.根据权利要求5所述的高性能多标准FEC译码器，其特征在于:所述可配置计算单元SISO的具体计算内容如下: 所涉及的变量为: I表示当前迭代次数； ft表示码字的后验信息； Pmn表示变量节点n传递给校验节点m的信息； Am是指校验节点m传递给变量节点n的信息； ?为归一化因子；
为k时刻S状态的前向更新信息； Ais)为k时刻S状态的后向更新信息；
',s)为从S1状态到s状态的分支状态度量信息； 忌(％)为第％个节点的外信息； LM为第％个节点的先验信息； (?)为第％个节点的后验信息； 在LDPC码的TDMP译码算法中，其校验节点更新算法如下:
7.根据权利要求6所述的高性能多标准FEC译码器，其特征在于:所述置换网络中，设置有置换网络控制信号，该控制信号的计算如下: 对于不同的码长，其交织器的计算公式形式一样，不同的是公式中的参数，其计算公式如下:
yr(i) = Z1 ? i + f2i2 (modiV) 其中，/jP/2是由Turbo码的码长唯一决定的，f表示交织需要取的第个数，OA <,，<0表示该数据经过交织操作后的存储器地址；在并行Turbo译码器中，若其并行度为P，则每个并行度对应的码块长度为M=N/P ；
8.根据权利要求7所述的高性能多标准FEC译码器，其特征在于:所述置换网络中，还设置有地址产生电路，即交织器还设计有一个电路计算易；在并行度k=0处，的值即为该并行度所需的MEM块号值；从QPP交织器的原始公式出发，采用递归计算的方法计算交织地址，推导过程如下: 7r(i +1) = Z1 ? (i +1) +/2(s +1)2 (modi'/) = n(i) + S(i) (mod N)
其中 δ(i) = J1 + /2 + 2f2i (modAr),同理有邱 +1) = 3(f) +IJ2 (modhi) 则用两重递归计算单元计算交织地址值;然后根据计算得到的交织地址值经过一个除法取整电路即可得到块号值I。
【文档编号】H04L1/00GK103501210SQ201310461688
【公开日】2014年1月8日 申请日期:2013年9月30日 优先权日:2013年9月30日
【发明者】陈赟, 吴迪, 黄跃斌, 曾晓洋 申请人:复旦大学