一种四通道的之型扫描结构的制作方法
【专利摘要】本发明提出一种四通道的之型扫描结构，包括：一结构主体中的双端口RAM有4个子块且存储128个数据，每4个数据分享一地址，共32个地址，32个地址分上16个地址、下16个地址进行乒乓操作；双端口RAM只写边有4个写端数据选择模块、4个写端地址选择模块、一数据地址分发模块，各子块只写边通过与其连接的一写端数据选择模块、一写端地址选择模块和数据地址分发模块分别接收4个输入通道中的数据；双端口RAM只读边有4个读端数据选择模块、一读端地址选择模块、一输出数据排序模块，各子块只读边通过与其连接的一读端地址选择模块、一读端数据选择模块和输出数据排序模块按之型扫描要求输出数据，则对4个数据进行并行流水之型扫描，提高芯片相对性能。
【专利说明】一种四通道的之型扫描结构
【技术领域】
[0001]本发明属于芯片领域，尤其涉及一种视频压缩芯片中的多通道之型扫描结构。
【背景技术】
[0002]在视频压缩标准中，从视频编码标准MPEGI到MPEG4，从视频解码标准H261到H263,包括中国的视频压缩标准(Audio Video Coding Standard, AVS)等，都需要采用一8x8的二维数组，为进行传输，还需将其转换为一维排列方式。而从两维到一维的转换方式中，现有技术中的一标准的之型(Zig-Zag)扫描方式，如图1所示，或转置后的Zig-Zag扫描方式，如图2所示，方框内的数字表示扫描的次序，每个时钟周期处理一个数据，这样对于8x8的二维数组而言，需要对像素点逐次扫描，经过64个时钟才可以处理完毕，此种方法使得单位时间内被压缩的像素点较少。
[0003]然而，在多路或高清视频压缩中，单位时间内的像素点越多，图像的分辨率就越高，分辨率是影响位图图像的重要因素。因此，为了使单位时间内完成更多像素点的压缩，有必要对上述8x8的二维数组的Zig-Zag扫描方式进行改进。
【发明内容】
[0004]本发明所要解决的技术问题是提供一种四通道的之型扫描结构及方法，以便同时对4个数据(即象素点的数据)进行并行流水Zig-Zag扫描，以提高芯片的相对性能，降低主频和功耗，且具有结构简单、延迟少、吞吐量大的特点。
[0005]为了解决上述问题，本发明提出一种四通道的之型扫描方法，所述之型扫描要求按照O至63的次序依次输出，所述的一种四通道的之型扫描方法包括如下步骤:
[0006]第一步:在双端口 RAM只写的一边通过一个时钟周期启动写有效信号后，在后续16个时钟周期的每个时钟周期内，分别向4个输入通道输入4个连续的数据并并按照逐行次序在数据地址分发模块中存储；
[0007]第二步:按照三个约束条件，使每个时钟周期输入的4个数据重新排列分发至4个不同子块RA、RB、RC、RD,并将每个时钟周期中的4个不同子块RA、RB、RC、RD同时分发至上16个地址的一个地址中，其中，所述上16个地址为由AO至A15依次分发，所述三个约束条件为:
[0008]约束条件一:每个时钟周期向4个输入通道中连续输入的4个数据分别只能写入4个子块中的一个，且所述4个数据的各子块不能重复的方式进行组合，即必须有I个RA、I个RB、I个RC和I个RD ;
[0009]约束条件二:每个时钟周期要求从4个子块中输出的4个数据符合之型扫描要求，并且所述4个数据的各子块不能重复，即必须有I个RA、1个RB、1个RC和I个RD ;
[0010]约束条件三:同时满足约束条件一和约束条件二时,选择4个子块重复多的组合；
[0011]第三步:再通过一个时钟周期启动读写两端的乒乓控制有效信号后，在所述双端口 RAM只读的一边进行读操作，在后续16个时钟周期的每个时钟周期内，分别由AO至A15依次读取上16个地址中的每个地址中的4个数据，同时允许对所述双端口 RAM的下16个地址进行写操作；
[0012]第四步:对4个不同子块的上16个地址读出的数据重新排序，使从其4个输出通道DoutO、Doutl、Dout2、Dout3输出的数据符合之型扫描要求。
[0013]基于本发明提出的一种四通道的之型扫描方法，还提供了一种四通道的之型扫描结构，所述四通道的之型扫描结构包括:
[0014]整个结构主体采用一双端口 RAM，所述双端口 RAM分成4个子块，所述双端口 RAM最少可以存储128个数据，所述128个数据中，每4个数据一个地址，共32个地址，所述32个地址分成上16个地址、下16个地址进行兵兵操作；
[0015]所述双端口 RAM—边为只写、一边为只读，所述之型扫描结构在双端口 RAM只写的一边至少包括的多个写端数据选择模块和多个写端地址选择模块与所述子块数目相同，且每个子块只写的一边的两个输入端分别连接一个写端数据选择模块和一个写端地址选择模块；所述之型扫描结构在双端口 RAM只写的一边还包括数据地址分发模块，其输入端接收4个输入通道中的数据，其写有效信号连接至所述双端口 RAM写有效输入端，其读写的乒乓控制有效信号连接至一读端地址选择模块的输入端，以及每个写端数据选择模块和每个写端地址选择模块的输入端分别只连接所述数据地址分发模块的一个输出端；
[0016]所述之型扫描结构在双端口 RAM只读的一边至少包括多个读端数据选择模块和所述读端地址选择模块，所述读端数据选择模块和所述子块数目相同，所述读端地址选择模块输出端连接至各子块只读一边的输入端，且其输入端接收读写的乒乓控制有效信号，所述每个读端数据选择模块输入端只分别连接一个子块只读一边的输入端；只读一边还包括输出数据排序模块，所述各读端数据选择模块输出端分别只连接所述输出数据排序模块的一个输入端，并通过所述输出数据排序模块输出通道按之型扫描要求输出数据。
[0017]进一步地，所述的一种四通道之型扫描结构还可以为，主体结构采用32的倍数大于等于2的地址的双端口 RAM，每个地址存储4个数据，双端口 RAM —端为只写，其另一端为只读。
[0018]由上述技术方案可见，与现有的之型扫描方式相比，本发明提出的一种四通道的之型扫描方法，并基于所述的四通道的之型扫描方法上还提出了一种四通道的之型扫描结构，通过一个时钟周期启动写有效信号，然后，通过对所述双端口 RAM只写的一边的写端数据选择模块和写端地址选择模块的控制，将64个数据在16个时钟周期中分别写入到不同子块的上16个地址中，接着启动读写两端的乒乓控制有效信号，以便对所述双端口 RAM只读的一边的读端地址选择模块和读端数据选择模块进行控制，完成8x8的二维数组数据转换成一维排列方式，产生符合需要的Zig-Zag扫描方式；同时,在所述双端口 RAM上通过一个时钟周期启动读写两端的乒乓控制有效信号进行读操作，通过AO至A15依次读取上16个地址中的每个地址中的4个数据，同时允许对所述双端口 RAM中的下16个地址进行写操作，这样读写地址访问的为不同的存储(Bank)空间，即对所述双端口 RAM的上16个地址、下16个地址进行乒乓操作，避免了冲突。由此可见，每个时钟周期可以同时处理4个数据的之型扫描方法，还可以同步通过四通道的之型扫描结构，仅需18个CLK的延迟即可得到之型扫描的结果。因此，提高了芯片的相对性能，降低主频和功耗，且具有结构简单、延迟少、吞吐量大的特点。【专利附图】
【附图说明】
[0019]图1为现有技术中的一标准的之型扫描方式示意图；
[0020]图2为图1之转置后的之型扫描方式示意图；
[0021]图3为本发明一种四通道的之型扫描结构示意图。
【具体实施方式】
[0022]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。
[0023]在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
[0024]参见图1，本发明提出的一种四通道的之型扫描结构，其结构包括:
[0025]整个结构主体采用一双端口 RAM，所述双端口 RAM分成4个子块，所述双端口 RAM最少可以存储128个数据，所述128个数据中，每4个数据一个地址，共32个地址，所述32个地址分成上16个地址、下16个地址进行乒乓操作，其中，所述4个子块分别为RA、RB、RC和RD，所述上16个地址分别为A0、A1、A2、……、A14、A15。
[0026]所述双端口 RAM—边为只写、一边为只读，所述之型扫描结构在双端口 RAM只写的一边W至少包括多个写端数据选择模块和多个写端地址选择模块，所述写端数据选择模块与写端地址选择模块的数目和所述双端口 RAM子块的数目相同，因此，所述之型扫描结构包括4个写端数据选择模块分别为DinA、DinB, DinC, DinD,以及4个写端地址选择模块分别为AddA、AddB, AddC, AddD,且每个子块只写的一边的两个输入端分别连接一个写端数据选择模块和一个写端地址选择模块，因此，DinA和AddA的输出端连接子块RAMA输入端、DinB和AddB的输出端连接子块RAMB输入端、DinC和AddC的输出端连接子块RAMC输入端、DinD和AddD的输出端连接子块RAMD输入端。
[0027]所述之型扫描结构在双端口 RAM只写的一边W还包括数据地址分发模块，在每个
时钟周期，所述数据地址分发模块输入端按O、1、2、3为一组,4、5、6、7为一组,......,60、61、
62、63为一组的次序，接收输入通道DinO、Dinl、Din2、Din3中连续输入的数据Di，i = O、1、
2、3、……、61、62、63，并且按照逐行次序的方式进行存储，且每个写端数据选择模块和每个写端地址选择模块的输入端分别只连接所述数据地址分发模块的一个输出端，所述数据地址分发模块的写有效信号连接至所述双端口 RAM写有效输入端上，控制所述双端口 RAM写有效，以便通过对所述数据地址分发模块进行控制而对所述写端数据选择模块和写端地址选择模块进行控制，使得每个CLK周期输入通道DinO、Dinl、Din2、Din3中输入的数据分别写入4块不同的子块中，且同时将4块不同的子块分按照AO至A15的地址顺序依次发至上16个地址中的一个地址中，以及所述数据地址分发模块读写的乒乓控制有效信号连接至所述双端口 RAM上(图中未示)，控制只写的一边W在完成16个时钟周期、64个数据存储在不同子块的上16个不同地址后进行读操作，分别由AO至A15依次读取上16个地址中的每个地址中的4个数据。同时，允许对所述双端口 RAM中的下16个地址进行写操作
[0028]所述之型扫描结构在双端口 RAM只读的一边R至少包括多个读端数据选择模块和一个读端地址选择模块，所述读端数据选择模块和所述子块数目相同，即包括4个，分别为DoutA、DoutB、DoutC、DoutD,所述读端地址选择模块输出端分别连接至各子块只读一边的输入端，且所述读端地址选择模块输入端接收读写的乒乓控制有效信号，同时，每个读端数据选择模块输入端只连接一个子块只读一边的输出端，因此，通过控制所述读端地址选择模块，将存储在不同子块中不同地址的数据从各子块只读一边输出端输出的同时，还控制所述每个读端数据选择模块输入端接收来自于不同子块中不同地址的数据。
[0029]所述之型扫描结构在双端口 RAM只读的一边R还包括输出数据排序模块，所述各读端数据选择模块输出端分别只连接所述输出数据排序模块的一个输入端，且通过所述输出数据排序模块输出通道DoutO、Doutl、Dout2、Dout3按照之型扫描要求在每个时钟周期输出数据Di。
[0030]而且，所述整个结构主体还可以采用地址为32的倍数大于等于2的双端口 RAM，每个地址存储4个数据，双端口 RAM —端为只写，其另一端为只读的四通道之型扫描结构，因此，采用上述同样地原理，可以更好地对4个数据进行并行流水之型扫描处理，延迟少、吞
吐量大。
[0031]基于本发明提供的一种四通道 的之型扫描结构，还提出一种四通道的之型扫描方法，其方法实现的过程分为四步:
[0032]第一步，在双端口 RAM只写的一边W通过一个时钟周期启动写有效信号后，在接下来的16个时钟周期中(CLK = 0、1、2、3、……、14、15)的每个时钟周期内，按0、1、2、3为一组，4、5、6、7为一组，……、60、61、62、63为一组的次序，分别向4个输入通道DinO、DinU
Din2、Din3输入4个连续的数据Di，i = 0、1、2、3、......、61、62、63，因此，共有64个不同的
数据Di分别通过输入通道DinO、DinU Din2、Din3进行输入，并预先存储在数据地址分发模块中，如表(一)所不:
[0033]表(一)
[0034]
CLK0I23456789101112131415DinODOD4D8D12D16D20D24D28D32D36D40D44D48D52D56D60DinlDlD5D9D13D17D21D25D29D33D37D41D45D49D53D57D61Din2D2D6DlOD14D18D22D26D30D34D38D42D46D50D54D58D62Din3D3D7DllD15D19D23D27D31D35D39D43D47D51D55D59D63
[0035] 按照O、1、2、3次序对应的DO、D1、D2、D3为一组的数据，4、5、6、7次序对应的D4、
D5、D6、D7为一组的数据，......、60、61、62、63次序对应的D60、D61、D62、D63为一组的数据，
按照逐行次序依次存储到各子块RA、RB、RC、RD，并且每个时钟周期内各子块按照A0、Al、A2、A3、……、A14、A15的地址顺序存储到上16个地址中的同一个地址中。其中，以DO至D8存储在各子块RA、RB、RC、RD及上16个地址中的相应地址为例，如表(二)所示为8x8 二维数组，一个输入数据存储在整个主体结构中的位置情况可以通过一个方块中的4个参数表不，如左上角的数据为输入次序，亦为之型扫描要求的输出次序，右上角的数据代表该输入数据存储的子块，左下角的数据代表输入数据，右下角的数据代表该输入数据在上16个地址中存储的地址:
[0036]表(二)
[0037]
【权利要求】
1.一种四通道的之型扫描结构，其特征在于，结构如下:整个结构主体采用一双端口 RAM，所述双端口 RAM分成4个子块，所述双端口 RAM最少可以存储128个数据，所述128个数据中，每4个数据一个地址，共32个地址，所述32个地址分成上16个地址、下16个地址进行兵兵操作；所述双端口 RAM—边为只写、一边为只读，所述之型扫描结构在双端口 RAM只写的一边至少包括的多个写端数据选择模块和多个写端地址选择模块与所述子块数目相同，且每个子块只写的一边的两个输入端分别连接一个写端数据选择模块和一个写端地址选择模块；所述之型扫描结构在双端口 RAM只写的一边还包括数据地址分发模块，其输入端接收4个输入通道中的数据，其写有效信号连接至所述双端口 RAM写有效输入端，其读写的乒乓控制有效信号连接至一读端地址选择模块的输入端，以及每个写端数据选择模块和每个写端地址选择模块的输入端分别只连接所述数据地址分发模块的一个输出端；所述之型扫描结构在双端口 RAM只读的一边至少包括多个读端数据选择模块和所述读端地址选择模块，所述读端数据选择模块和所述子块数目相同，所述读端地址选择模块输出端连接至各子块只读一边的输入端，且其输入端接收读写的乒乓控制有效信号，所述每个读端数据选择模块输入端只分别连接一个子块只读一边的输入端；只读一边还包括输出数据排序模块，所述各读端数据选择模块输出端分别只连接所述输出数据排序模块的一个输入端，并通过所述输出数据排序模块输出通道按之型扫描要求输出数据。
2.根据权利要求1所述的四通道的之型扫描结构，其特征在于，所述之型扫描要求按照O至63的次序依次输出的方法包括如下步骤:第一步:在双端口 RAM只写的一边通过一个时钟周期启动写有效信号后，在后续16个时钟周期的每个时钟周期内，分别向4个输入通道输入4个连续的数据并按照逐行次序在数据地址分发模块中存储；第二步:按照三个约束条件，使每个时钟周期输入的4个数据重新排列分发至4个不同子块RA、RB、RC、RD,并将每个时钟周期中的4个不同子块RA、RB、RC、RD同时分发至上16个地址的一个地址中，其中，所述上16个地址为由AO至A15依次分发，所述三个约束条件为:约束条件一:每个时钟周期向4个输入通道中连续输入的4个数据分别只能写入4个子块中的一个，且所述4个数据的各子块不能重复的方式进行组合，即必须有I个RA、1个RB、I 个 RC 和 I 个 RD ;约束条件二:每个时钟周期要求从4个子块中输出的4个数据符合之型扫描要求，并且所述4个数据的各子块不能重复，即必须有I个RA、1个RB、1个RC和I个RD ;约束条件三:同时满足约束条件一和约束条件二时，选择4个子块重复多的组合；第三步:再通过一个时钟周期启动读写两端的乒乓控制有效信号后，在所述双端口RAM只读的一边进行读操作，在后续16个时钟周期的每个时钟周期内，分别由AO至A15依次读取上16个地址中的每个地址中的4个数据，同时允许对所述双端口 RAM的下16个地址进行写操作；第四步:对4个不同子块的上16个地址读出的数据重新排序，使从其4个输出通道输出的数据符合之型扫描要求。
3.根据权利要求2所述的四通道的之型扫描结构，其特征在于:整个结构主体采用32的倍数大于等于2的地址 的双端口 RAM，每个地址存储4个数据，双端口 RAM —端为只写，其另一端为只读。
【文档编号】H04N19/00GK103581668SQ201310602026
【公开日】2014年2月12日 申请日期:2013年11月21日 优先权日:2013年11月21日
【发明者】陈剑军 申请人:杭州士兰微电子股份有限公司