一种LTE空口同步信号接收的装置及其方法与流程

本发明涉及通讯设备技术领域，尤其涉及一种LTE空口同步信号接收的装置及其方法。

背景技术：

Nanocell是一种集成了小型基站与电信级WLAN的产品形态，可以很好的解决分时长期演进TD-LTE网络建设时，室内深度覆盖不足和热点区域容量扩展困难等重要问题。Nanocell通过IP接口和网络相连，其端到端的系统解决方案充分利用WLAN站点与传输资源，有效的降低了网络部署成本，并使网络回传的方式更加灵活。因此当前在TDD-LTE网络建设过程中，可以借助Nanocell部署便利的特点，迅速推进LTE全面覆盖，加速2/3G向LTE过渡，后期可通过LTE和WLAN技术标准的融合来达到更高效的数据传输。

在TD-LTE组网建设时，各个基站之间的同步性能严重影响了组网的工作效率，正常情况下，通过使用同一GPS同步源，可以很好的解决各基站之间的同步问题，但是由于GPS在阴天时信号会变得很差，而在室内，基本是无法正常收到GPS信号，需要将天线引到室外。这对于本身成本比较低的Nanocell再增加一个性能好的接收天线无疑是一种“沉重”的负担，同时也增加了室内组网的复杂程度。

空口同步可以解决室内组网基站的同步问题，通过检测相邻基站的同步信号来对齐时间，通过检测参考信号来校正频率偏差，从而实现组网中的基站相互同步。3GPP标准也给出了空口同步的模型，如图1所示，以一台基站做为同步源基站，侦听卫星的GPS信号，基站1侦听基站1侦听同步源基站信号，从而保持与GPS同步。基站2侦听基站1信号，保持与基站1和同步源基站同步，从而保持与GPS同步。

由于TDD-LTE是时分系统，接收和发送是分开的，为了不影响与用户之间的正常通信，3GPP定义了两个空隙时间可以用来接收同步源基站的信号进行同步。一是在特殊子帧中，配置当前基站的特殊子帧的下行部分比同步源基站的特殊子帧的下行部分短，使得当前基站可以比同步源基站更早的进入接收状态，利用这一空隙，当前基站可以接收到同步源基站的信号，从而进行解析同步。二是配置当前子帧在多播子帧时切换到接收状态进行接收同步源基站的信号进行同步，由于多播子帧对小基站来说是无用的，与用户之间无交互，因此也不影响用户的数据传输，同时又可以接收同步源的基站信号。

最简单的方法基站采用两条射频链路来实现空口同步，一条用来传输与用户交互的信息，另一条用来专门接收空口同步信号，这样就没有时间切换的问题。但是增加一条射频链路，增加了成本负担，同时又增大了基站的功耗，而且使基站的硬件布局和PCB布线变得更为困难。而Nanocell的优势就是体积小、价格低、功耗小，在未来的发展中，对Nanocell的体积、价格和功耗的要求会越来越苛刻，因此使用两条射频链路不是一个长远的方法。

如果接收空口同步信号和基站正常与用户交互的信号共用一条射频链路的，对于TDD-LTE的时分特性，以上两种空口同步的方案，都需要基站具有从发送状态快速切换到接收状态的能力，基站至少需要一个OFDM符号的数据即67us才能解出频率偏差，特别是对于第一种特殊子帧的方案，两种不同的特殊子帧下行部分配置最小差72us。因此最差的情况下，在5us的时间内基站就必须完成切换完接收状态。如果同步源基站和本基站工作频点不一样，基站在切换后还需完成频率变化，射频本振在频点切换时，都需要一定的时间进行直流校正，否则会有直流泄漏使接收信号质量变差。同时还要保证接收增益要配置合适。在空口同步完成后，还需要迅速还原回正常工作状态。

这对于基站CPU的时间精确度及快速处理能力要求很高，在CPU已经用了大量的资源来实现基站功能的情况下，还要精确快速处理射频链路的接收发送切换，对于靠中断工作的CPU来说，是非常困难的，几乎无法完成。

针对以上情况，本文提出使用一片价格低兼的CPLD来实现接收空口同步信号和基站正常与用户交互的信号共用一条射频链路的硬件实现方案，不仅可以降低成本，功耗，同时又可以保证接收信号的质量。

现有技术中公开了“一种实现空口同步的方法和系统”，见公开号为：CN103428714A，公开日为：2013-12-04的中国专利，其中，方法包括检测邻基站广播信号；判断是否接收到邻基站广播信号，若接收到邻基站广播信号，从该广播信号中提取邻基站层级信息；选择比自身层级高的邻基站进行空口同步；将自身的层级设置为同步基站层级的低一层级。该发明实现了基站获取其邻基站层级，以及确定自身层级的目的。

现有技术公开了“一种实现基站间空口同步的方法和及系统”见公开号为：CN101123468B，公开日为：2011.07.20的中国专利，该方法为：从基站与种子基站实现下行同步，并根据种子基站的系统广播信息完成与种子基站的系统帧号的同步；从基站向种子基站发送上行导频序列，种子基站收到上行导频序列后，向从基站回应快速物理接入信道突发；从基站根据种子基站回应的快速物理接入信道突发中定时偏差信息，计算出基站间空口传播时延；从基站根据所述基站间空口传播时延，对自身内部定时进行调整，获得基站间空口同步。该发明不需要确定基站位置信息就可以确定基站间空口传播时延，而且方法简单，实用。

现有技术中还提供了“一种空口同步的方法、基站、控制装置及无线通信系统”，见公开号为：CN103797869A公开日为：2014.05.14的中国专利，该发明如果利用基站间切换的用户设备的非竞争随机接入过程，通过信令交互获取基站间的第一类型时间差不能满足系统要求，则利用用户设备的主动随机接入进一步获取基站间的第二类型时间差。根据获取的时间差以及基准基站的基准时间获取非基准基站的时间调整量，以便非基准基站根据时间调整量进行时间调整，实现非基准基站与基准基站的时间同步。该空口同步方式不需要采用昂贵的同步设备，降低了建设和维护成本，达到经济、方便的技术效果。

上述专利内容都是描述在软件上如何实现空口同步，即如何搜索空口同步信号，并进行同步和维持同步的过程。本专利申请文件描述的是如何使用CPLD芯片在硬件上快速准确的进行TDD系统的接收发送模式切换，从而接收到更好的空口同步信号。

技术实现要素：

本发明要解决的技术问题之一，在于提供一种LTE空口同步信号接收的装置，实现接收空口侦听信号与正常工作的信号共用同一射频链路，降低了成本、功耗，并使硬件布容易，提高PCB布线效率。

本发明的问题之一是这样实现的：一种LTE空口同步信号接收的装置，所述装置包括PSC9132处理器、CPLD芯片、AD9362芯片、第一功放芯片、第二功放芯片、第一低噪放芯片、第二低噪放芯片、射频滤波器以及两天线开关；所述PSC9132处理器、CPLD芯片、AD9362芯片依次连接，所述PSC9132处理器与AD9362芯片连接；所述CPLD芯片经一第一控制开关与第一功放芯片连接，所述CPLD芯片经一第二控制开关与第二功放芯片连接，所述第一功放芯片、第二功放芯片、第一低噪放芯片、第二低噪放芯片均与AD9362芯片连接，射频滤波器分别与第一功放芯片、第二功放芯片、第一低噪放芯片、第二低噪放芯片连接；所述两天线开关均与射频滤波器连接，且两天线开关的一天线开关连接第一天线，另一天线开关连接第二天线；当基站初始上电时，CPLD芯片强制将射频链路切换成接收模式，基站进行初始空口同步信号，CPLD芯片读取基站CPU侦听的信息，CPLD芯片记下同步源基站的频点、功率及直流校正值；CPLD芯片正常工作时，基站CPU提前设定一时间告诉CPLD芯片基站的空口同步的时间，CPLD芯片在空口同步时间前保留现场，同时在空口同步的时间进行初始，设置第一控制开关和第二控制开关，将第一功放芯片和第二功放芯片关闭、第一低噪放芯片和第二低噪放芯片打开、第一天线和第二天线切换成接收状态；同时配置AD9362芯片频点、接收增益、直流预校正值，设置AD9362芯片的校正为快速模式，使AD9362芯片在频点切换后，通过设定直流预校正值，使得AD9362芯片快速校正好直流；并且CPLD芯片保留切换频点前的AD9362芯片的参数，当空口同步完成后，还原CPLD芯片正常工作模式；所述PSC9132处理器告诉CPLD芯片侦听的时刻，CPLD芯片将射频链路切换为接收状态，并保留现场，所述PSC9132处理器只接收数据进行数据处理，不考虑射频链路的状态。

进一步地，所述CPLD芯片将射频链路切换为发送模式时，CPLD芯片设置第一控制开关和第二控制开关，将第一功放芯片和第二功放芯片打开，第一低噪放芯片和第二低噪放芯片关闭。

进一步地，基站CPU侦听的信息为基站CPU侦听到相邻基站的信息。

本发明要解决的技术问题之二，在于提供一种LTE空口同步信号接收的方法，实现接收空口侦听信号与正常工作的信号共用同一射频链路，降低了成本、功耗，并使硬件布容易，提高PCB布线效率。本发明消除在短时间切换内的异频切换，导致的直流泄露。

本发明的问题之二是这样实现的：一种LTE空口同步信号接收的方法，所述方法需提供PSC9132处理器、CPLD芯片、AD9362芯片、第一功放芯片、第二功放芯片、第一低噪放芯片、第二低噪放芯片、射频滤波器以及两天线开关；

所述方法为：当基站初始上电时，所述PSC9132处理器告诉CPLD芯片侦听的时刻，CPLD芯片强制将射频链路切换成接收状态，基站进行初始空口同步信号，基站CPU侦听到相邻基站的信息；CPLD芯片读取基站CPU侦听的信息，且CPLD芯片记下同步源基站的频点、功率及直流校正值；

侦听是否完毕，否，基站CPU继续侦听；是，CPLD芯片将射频链路切换成正常工作状态，判断此时基站CPU是否指示为下行切换，是，切换CPLD芯片的射频卡为发送模式，否，切换CPLD芯片的射频卡为接收模式；CPLD芯片是否接到有空口同步指示，否，则CPLD芯片继续进行正常工作状态，并结束流程；是，则CPLD芯片在空口同步时间前保留现场；

CPLD芯片的射频卡强制为接收状态，则CPLD芯片配置AD9362芯片频点、接收增益、直流预校正值，设置AD9362芯片的校正为快速模式，使AD9362芯片在频点切换后，通过设定直流预校正值，使得AD9362芯片快速校正好直流；当空口同步完成后，还原CPLD芯片正常工作状态。

进一步地，所述CPLD芯片的射频卡强制为接收状态为：设置第一控制开关和第二控制开关，将第一功放芯片和第二功放芯片关闭、第一低噪放芯片和第二低噪放芯片打开、第一天线和第二天线切换成接收状态。

进一步，所述CPLD芯片将射频链路切换为发送模式时，CPLD芯片设置第一控制开关和第二控制开关，将第一功放芯片和第二功放芯片打开，第一低噪放芯片和第二低噪放芯片关闭。

进一步，当基站上电时，不论基站CPU要进行扫频搜索或是固定频点搜索，当基站CPU侦听完成后，就会停止，此时CPLD芯片记录基站CPU扫描的最后一个频点的基站的功率及直流校正值；侦听完毕后，CPLD芯片切换回正常工作状态，将AD9362芯片控制权分配给基站CPU，由基站CPU进行当前工作的射频配置，然后进行正常工作。

本发明具有如下优点：本发明CPLD芯片快速的进行硬件发送与接收的切换，通过保留现场的方式，在很短的时间内控制AD9362完成频点切换、直流校正，在接收完成后可以快速的还原现场。本发明实现接收空口侦听信号与正常工作的信号共用同一射频链路，降低了成本、功耗，并使硬件布容易，提高PCB布线效率。本发明消除在短时间切换内的异频切换，导致的直流泄露。本发明可支持一个最短的射频切换时间，同样可以支持与不同网络2G/3G的切换。

附图说明

图1为现有技术中空口同步模型的示意图。

图2为本发明装置的结构示意图。

图3为本发明方法的流程示意图。

具体实施方式

请参阅图2所示，本发明的一种LTE空口同步信号接收的装置，所述装置包括PSC9132处理器、CPLD芯片、AD9362芯片、第一功放芯片、第二功放芯片、第一低噪放芯片、第二低噪放芯片、射频滤波器以及两天线开关；所述PSC9132处理器、CPLD芯片、AD9362芯片依次连接，所述PSC9132处理器与AD9362芯片连接；所述CPLD芯片经一第一控制开关与第一功放芯片连接，所述CPLD芯片经一第二控制开关与第二功放芯片连接，所述第一功放芯片、第二功放芯片、第一低噪放芯片、第二低噪放芯片均与AD9362芯片连接，射频滤波器分别与第一功放芯片、第二功放芯片、第一低噪放芯片、第二低噪放芯片连接；所述两天线开关均与射频滤波器连接，且两天线开关的一天线开关连接第一天线，另一天线开关连接第二天线；当基站初始上电时，CPLD芯片强制将射频链路切换成接收模式，基站进行初始空口同步信号，CPLD芯片读取基站CPU侦听的信息，CPLD芯片记下同步源基站的频点、功率及直流校正值；CPLD芯片正常工作时，基站CPU提前设定一时间(该时间可以在一个范围内灵活调整)告诉CPLD芯片基站的空口同步的时间，CPLD芯片在空口同步时间前保留现场，同时在空口同步的时间进行初始，设置第一控制开关和第二控制开关，将第一功放芯片和第二功放芯片关闭、第一低噪放芯片和第二低噪放芯片打开、第一天线和第二天线切换成接收状态；同时配置AD9362芯片频点、接收增益、直流预校正值，设置AD9362芯片的校正为快速模式，使AD9362芯片在频点切换后，通过设定直流预校正值，使得AD9362芯片可以在非常短的时间内进行校正好直流；并且CPLD芯片保留切换频点前的AD9362芯片的参数，当空口同步完成后，还原CPLD芯片正常工作模式；所述PSC9132处理器需要提前一定的时间告诉CPLD芯片侦听的时刻，CPLD芯片会在精确的时间将射频链路切换为接收状态，并保留现场，所述PSC9132只管接收数据进行数据处理，不考虑射频链路的状态。

其中，所述CPLD芯片将射频链路切换为发送模式时，CPLD芯片设置第一控制开关和第二控制开关，将第一功放芯片和第二功放芯片打开，第一低噪放芯片和第二低噪放芯片关闭。基站CPU侦听的信息为基站CPU侦听到相邻基站的信息。

另外，本发明的AD9362芯片做为模数转换芯片，AD9362集成了模数转换和数模转换的功能，采用简单的CPLD芯片做为控制芯片，因为CPLD芯片可以支持较高速率的时钟，同时管脚多、价格便宜。所述CPLD芯片的型号为LCMXO2-1200；本发明的主要是思路以CPLD为核心，利用AD9362的FDD(频分双工)的工作模式实现空口同步和正常工作的兼容。因为AD9362的TDD(时分双工)接收发送状态的切换需要一定的时间，按照3GPP(第三代合作伙伴计划)标准，在正常工作模式下，下行切换到上行有预留保护间隔，上行切换到下行有大概20.3us的时间，但在空口同步时，特别是在特殊子帧方案时，有可能同步源基站只和本基站相差一个OFDM符号，本基站需要在这一个OFDM符号内要完成同步，那么这就要求下行到上行的时间只能是一个保护间隔的时间，所以AD9362芯片的TDD模式满足不了需求，因此CPLD芯片是实现整个方案的关键。

请参阅图3所示，本发明的一种LTE空口同步信号接收的方法，所述方法需提供PSC9132处理器、CPLD芯片、AD9362芯片、第一功放芯片、第二功放芯片、第一低噪放芯片、第二低噪放芯片、射频滤波器以及两天线开关；

所述方法为：当基站初始上电时，所述PSC9132处理器需要提前一定的时间告诉CPLD芯片侦听的时刻，CPLD芯片强制将射频链路切换成接收状态，基站进行初始空口同步信号，基站CPU侦听到相邻基站的信息；CPLD芯片读取基站CPU侦听的信息，且CPLD芯片记下同步源基站的频点、功率及直流校正值；

侦听是否完毕，否，基站CPU继续侦听；是，CPLD芯片将射频链路切换成正常工作状态，判断此时基站CPU是否指示为下行切换，是，切换CPLD芯片的射频卡为发送模式，否，切换CPLD芯片的射频卡为接收模式；CPLD芯片是否接到有空口同步指示，否，则CPLD芯片继续进行正常工作状态，并结束流程；是，则CPLD芯片在空口同步时间前保留现场；

CPLD芯片的射频卡强制为接收状态，则CPLD芯片配置AD9362芯片频点、接收增益、直流预校正值，设置AD9362芯片的校正为快速模式，使AD9362芯片在频点切换后，通过设定直流预校正值，使得AD9362芯片快速校正好直流；当空口同步完成后，还原CPLD芯片正常工作状态；所述射频滤波器将空口同步信号进行射频滤波处理；所述PSC9132处理器需要提前一定的时间告诉CPLD芯片侦听的时刻，CPLD芯片会在精确的时间将射频链路切换为接收状态，并保留现场，所述PSC9132只管接收数据进行数据处理，不考虑射频链路的状态。

一般情况下，CPLD芯片都会将AD9362芯片的控制权分配给CPU，并侦听一些相关寄存器的值，如频点信息、直流校正信息、上行增益设置信息。当CPLD芯片接收到CPU指示即将要切换空口同步时，CPLD芯片会收回AD9362芯片的控制权，在空口同步时间到来时，进行开关切换，并配置相关信息。

其中，所述CPLD芯片的射频卡强制为接收状态为：设置第一控制开关和第二控制开关，将第一功放芯片和第二功放芯片关闭、第一低噪放芯片和第二低噪放芯片打开、第一天线和第二天线切换成接收状态。

所述CPLD芯片将射频链路切换为发送模式时，CPLD芯片设置第一控制开关和第二控制开关，将第一功放芯片和第二功放芯片打开，第一低噪放芯片和第二低噪放芯片关闭。

另外，当基站上电时，不论基站CPU要进行扫频搜索或是固定频点搜索，当基站CPU侦听完成后，就会停止，此时CPLD芯片记录基站CPU扫描的最后一个频点的基站的功率及直流校正值；侦听完毕后，CPLD芯片切换回正常工作状态，将AD9362芯片控制权分配给基站CPU，由基站CPU进行当前工作的射频配置，然后进行正常工作。当空口同步时间来到时，CPLD芯片首先在精确的时间上切换射频为接收状态，然后迅速配置相应的频点、接收增益和直流校正值，基站进行空口同步。当空口同步完成后，CPLD芯片又还原频点、接收增益和直流校正值为正常工作时的值。

下面结合一具体实施例对本发明作进一步说明。

如上所述，让CPLD芯片的工作频率为61.44MHz，CPLD芯片切换功放芯片和低噪放芯片只需要一个时钟周期，经过实验测试，功放芯片和低噪放芯片的响应时间为2us。AD9362芯片的控制时钟可以支持61.44MHz，其控制数据和地址总位数为24比特，因此写一个寄存器的时间为1/61.44MHz*24＝0.39us，修改接收频点需要改4个寄存器，修改接收增益需改1个寄存器，修改直流校正需1个寄存器，因此总需要时间0.39*6＝2.34us。当有设置直流预校正值，快速直流校正时间不会超过3us，因此在最短的时间内可以正常切换完成。保证在最难的情况下，如同步源基站特殊子帧配置成7，本基站配置成6的情况下，同步源基站的下行部分只比本基站多一个OFDM的时间下，也可以正确收到一个OFDM符号的数据，提供给CPU进行解调。

以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。