针对视频的基于定时的校正器的制作方法

本公开总体上涉及视频处理，更具体地涉及用于稳定视频定时的基于定时的校正器。

背景技术：

模拟视频(例如，诸如ntsc、pal和secam的格式的复合视频，其有时被称为cvbs)具有通常由垂直同步(vsync)信号和水平同步(hsync)信号定义的定时。然而，由这些信号定义的定时可能以不符合针对数字视频的要求的方式漂移。

例如，当转换成数字时，可以使用模拟锁相环(apll)来锁定模拟视频。然而，模拟视频的定时可以变化。例如，水平行定时可以在更长和更短的持续时间之间漂移。模拟视频信号可以用可变定时来采样，并且因此产生也在定时上变化的数字视频信号。可变性可能非常大，使得所得到的数字视频信号将不符合。例如，数字视频信号可以由具有比模拟定时的可变性更严格的抖动要求的像素时钟来时钟控制。

例如，高清晰度多媒体接口(hdmi)规范将时钟抖动限制在大约0.3tbit，这是时钟周期上的约为3％的抖动容限。容限也可以由其他要求的驱动，诸如对音频信号的更严格的要求。例如，某些电视机只允许+/-1或+/-2音频符合性测试规范步长的变化。

基于定时的校正器(tbc)可以用于调整视频定时信号。帧tbc可以通过使用稳定的振荡器和帧缓冲器来平滑视频显示。针对模拟视频的每个帧的数字数据被存储到帧缓冲器，并且然后根据基于振荡器的固定频率时钟传输出帧缓冲器。以这种方式，数字视频数据由时钟来时钟控制，其稳定性由振荡器的稳定性而不是模拟定时信号的稳定性确定。然而，该解决方案是昂贵的，因为它需要足够大的缓冲器来至少存储整个数据帧。这需要硅面积和引脚资源。

相比之下，行tbc缓冲几行视频数据而不是整个帧。缓冲的行由基于稳定振荡器的时钟来时钟控制输出。这比帧tbd成本更低，但是行tbc有其自己的缺点。行tbc丢弃或重复视频数据不是不常见的，即使在正常播放模式期间。因为输入视频定时可以显著变化，所以在行缓冲器中接收的视频内容可以显著变化。在行缓冲器中接收的视频内容可能不足以用于显示，或者视频内容可能超过行缓冲器的容量。

因此，当将音频视频信号转换成数字时，需要更好的解决方案来稳定视频定时信号。

技术实现要素：

本公开的实施例涉及一种稳定视频定时信号的设备。各种实施例被配置为基于模拟视频信号的输入vsync信号生成输出视频时钟信号，但不超过对输出视频时钟信号的抖动要求。

在一个实现中，这样的设备包括视频pll控制器和vsync发生器。视频pll控制器可以包括相位频率检测器、数字滤波器和限制器模块。vsync发生器可以包括像素时钟发生器和视频定时发生器。视频pll控制器基于输入vsync信号和输出vsync信号之间的差来生成分数。vsync发生器生成视频定时信号的集合，包括输出hsync、输出vsync和数据使能(“de”)。视频定时信号的集合可以与视频数据、输入vsync信号和输入hsync信号一起被提供给tbc控制器。视频数据可以根据输入定时信号被写入行缓冲器，并且根据输出定时信号从行缓冲器中读出。

这种类型的设备可以用于很多应用，包括将模拟视频信号转换成数字视频信号。在一个实现中，该设备由cvbs解码器、tbc控制器、行缓冲器和hdmi编码器来实现。该设备调节模拟视频信号的视频定时信号，使得来自行缓冲器的输出视频的输出视频时钟符合抖动要求。各种实施例可以包括完全可控的锁相环(“pll”)，其包括模拟pll和数字pll。可以调节时钟频率以跟随输入vsync速率并且符合抖动要求。可以避免图片滚动、正常播放模式下的人造图片、视频黑屏、音频静音问题和很多其他问题。

其他方面包括与前述相关的组件、设备、系统、改进、方法、过程、应用和其他技术。

附图说明

通过结合附图考虑以下详细描述，可以容易地理解本文公开的实施例的教导。

图1是用于将模拟视频信号转换成数字视频数据和对应的时钟的示例设备的框图。

图2是适于在图1的设备中使用的用于稳定定时信号的示例基于定时的校正器的框图。

图3是适于在图2的基于定时的校正器中使用的数字滤波器的框图。

具体实施方式

附图和以下描述仅通过说明的方式涉及各种实施例。应当注意，从下面的讨论中，本文中公开的结构和方法的替代实施例将被容易地识别为可以在不脱离本文中讨论的原理的情况下采用的可行的替代方案。现在将详细参考几个实施例，其示例在附图中示出。值得注意的是，在可行的情况下，类似或相似的附图标记可以在附图中使用，并且可以指示类似或相似的功能。

图1是用于将模拟视频信号转换成数字视频数据和对应的时钟的示例设备的框图。设备100包括cvbs解码器110、基于定时的校正器(tbc)150、tbc控制器155、行缓冲器160和hdmi编码器190。在该示例中，cvbs解码器耦合到tbc150和tbc控制器155。tbc150耦合到tbc控制器155，tbc控制器155耦合到行缓冲器160。行缓冲器160还耦合到hdmi编码器190。hdmi编码器仅是示例。也可以使用除了hdmi之外的数字视频格式。

cvbs解码器110利用诸如垂直同步(vsync)信号和水平同步(hsync)信号的定时信号将输入视频信号解码为数字视频数据。在一些实施例中，输入视频信号是模拟视频信号的采样版本。例如，数字视频数据可以是视频帧的yuv格式。也可以使用其他数字视频格式。

由cvbs解码器生成的定时信号将被称为“输入”定时信号，因为它们基于来自模拟视频信号的定时信号，并且将经受与原始模拟定时信号相同的定时可变性。例如，输入vsync和hsync信号(在图中表示为输入vs、hs)可以是模拟vsync和hsync信号的采样版本。如果输出视频时钟直接基于这些输入vsync和hsync信号，则它也将经受相同的定时变化，这可能使输出视频时钟不符合其定时要求。

tbc150稳定这些定时信号，使得输出视频时钟信号符合其抖动要求。在该示例中，tbc150接收时间变化的输入vsync信号，并且在仍然尝试跟随输入vsync信号的同时生成更稳定的输出vsync信号。从输出vsync信号生成输出hsync信号。这些调节后的信号、而不是输入vsync和hsync信号用于定时数字视频数据。也就是说，输出视频时钟信号是基于输出vsync和hsync信号而不是基于输入vsync和hsync信号生成的。

tbc控制器155接收数字视频数据和定时信号的多个集合。这些可以来自cvbs解码器110和tbc150二者。tbc控制器155基于这些定时信号来控制行缓冲器160。在图1的示例中，数字视频数据被写入由cvbs解码器110生成的原始定时信号(即，输入hsync和vsync信号以及数据使能(de))时钟控制的行缓冲器160中。数字视频从由tbc150生成的定时信号(即，输出hsync和vsync信号以及数据使能(de))时钟控制的行缓冲器中读出数据。

tbc可以自动重新调节输出时钟频率以跟随输入vsync速率。图片显示可以很快恢复正常。例如，当源视频处于最坏情况时，输出视频内容可能被破坏。换句话说，源视频的定时信号中的过度变化可能导致被破坏的视频内容，因为行缓冲器不能补偿巨大的定时变化。当源视频从最坏情况恢复正常时，可以重置行缓冲器写和读指针，使得输出视频可以立即重置为正常。

根据由tbc150生成的定时信号，将数字视频数据从行缓冲器160传输到hdmi编码器190。使用对应的视频时钟信号(例如像素时钟)，由hdmi编码器190将数字视频数据编码成hdmi数字视频数据信号。该视频时钟信号基于由tbc150调整的输出vsync和hsync信号，使得所得到的视频时钟信号符合其抖动要求。

图2是适合于在图1的设备中使用的用于稳定定时信号的示例基于定时的校正器的框图。在高级别，tbc150包括视频pll控制器210和vsync发生器250。视频pll控制器210比较输入vsync信号和输出vsync信号，并且生成用于调节输出vsync信号的控制信号240。控制信号240被设计成使得输出vsync信号试图与输入vsync信号同步，但是在限制内，导致输出视频时钟不超过其抖动要求。例如，如果输入vsync信号变化太快(即，以使得输出视频时钟超出其抖动容差的方式)，则控制信号240将导致输出vsync信号变化较不快。控制信号240由vsync发生器250接收，vsync发生器250根据控制信号生成输出vsync信号。在该示例中，vsync发生器250还基于输出vsync信号(而不是通过调节输入hsync信号)来产生输出hsync信号。

图2还示出了视频pll控制器210和vsync发生器250的示例实施例。在该示例中，视频pll控制器210包括相位频率检测器(pfd)220、数字滤波器225和限制器模块230。pfd220确定输入vsync信号和输出vsync信号之间的相位差。pfd220从两个方向跟踪输入vsync信号(即，可以将输出vsync信号与紧接在之前的输入vsync信号或者紧接在之后的输入vsync信号进行比较)。因此，pfd220可以始终跟踪最接近输出vsync信号的输入vsync信号，使得输入vsync信号和输出vsync信号之间的相位差不超过180度(或50％占空比)。

数字滤波器225对相位差进行滤波并且生成vsync调节信号227。在一个实施例中，数字滤波器225是前馈二阶环路滤波器，其可以改善锁相环锁定行为。数字滤波器225可以添加零点以稳定锁相环，从而去除或减少锁相过冲。

vsync调节信号227可以导致超过抖动要求的输出视频时钟。因此，vsync调节信号227被提供给限制器模块230，限制器模块230输出限制的vsync调节信号240。在各种实施例中，限制的vsync调节信号240是分数步长(将在下面更详细描述)。在图1的示例中，限制器模块230包括修剪模块232和分数步长控制器234。修剪模块为调节信号定义预定范围，包括用于更新分数步长的输出频率的上限和下限(例如，-f至+f)。因此，vsync调节信号227被修剪模块232修剪到预定义的范围，使得输出视频时钟满足抖动要求。

分数步长控制器234限制调节步长。也就是说，分数步长控制器234确定用于更新分数步长以调整调节步长和调节速度的调度。分数步长控制器234基于修剪后的vsync调节信号227来生成分数步长240。在一个实施例中，分数步长在每个帧处被更新。在另一实施例中，每几行更新分数步长。在一些实施例中，调节步长和/或调节速度是外部可配置的。

图2所示的示例vsync发生器250包括像素时钟发生器260和视频定时发生器270。像素时钟发生器260为视频数据生成像素时钟信号(即，输出视频时钟)。视频定时发生器270生成与像素时钟信号一致的视频定时信号的集合，包括输出hsync，输出vsync和数据使能(de)。像素时钟信号符合抖动要求。

在一个实现中，像素时钟发生器260包括数字pll(dpll)控制器262和dpll264。dpll控制器262生成数字pll控制信号，其控制dpll264生成像素时钟信号。在该示例中，dpll控制器262基于限制的vsync调节信号240(即，由分数步长控制器234生成的分数步长)来生成输出hsync信号。

dpll控制器262确定用于生成输出hsync信号的周期。该周期可以从一个hsync信号到下一hsync信号略微变化。在一些实施例中，周期相对于固定时钟来定义。在以下示例中，时钟固定为108mhz(8*13.5mhz)，并且通过每个周期调节时钟周期数来调节生成输出hsync信号的周期。hsync周期由基(base)(即hsync周期基)和偏移(即，hsync周期偏移)定义。在该示例中，对于cvbs视频信号，hsync周期基被设置为6912(当hsync完美定时而无抖动时的108mhz时钟的周期数)。因此，

(108*6912)/(hs周期)＝(n.f*24)/7(1)，

其中n是pll整数，并且f是pll分数部分，(n.f*24)/7是dpll输出时钟频率，n.f是到dpll264的配置输入，24mhz是dpll264的参考时钟，并且7是后置分频器值。因此，hsync周期偏移可以由下式表示

delta_n≈delta_f*6912/31.5(2)，

其中delta_f是0.5和由视频pll控制器210生成的pll分数步长之间的差，并且delta_n是hsync周期偏移。当n.f为31.5时，生成的时钟信号为108mhz。hsync和6912之间的时间差的比率等于n.f和31.5之间的差的比率。

dpll264根据由dpll控制器262提供的控制信号生成像素时钟信号。随后像素时钟信号被提供给视频定时发生器270，视频定时发生器270根据像素时钟信号生成视频定时信号的集合。视频定时发生器270生成输出hsync信号和输出vsync信号，根据输出hsync信号和输出vsync信号，针对每个帧的数字视频数据从行缓冲器被读出。像素时钟发生器260可以包括被配置为对像素时钟信号的频率分频的分频器。在一个实施例中，输出像素时钟信号为13.5mhz。

图3是适于在图2的基于定时的校正器中使用的数字滤波器的框图。如图所示，滤波器225是类似前馈二阶环路滤波器。针对该滤波器的传递函数为

在阅读本公开后，本领域技术人员将会理解另外的替代设计。因此，尽管已经示出和描述了本公开的特定实施例和应用，但是应当理解，实施例不限于本文中公开的精确构造和组件，并且可以在不脱离如所附权利要求所限定的本公开的精神和范围的情况下，对本文中公开的本公开的方法和装置的布置、操作和细节做出对于本领域技术人员将变得显而易见的各种修改、改变和变化。