时钟输出方法及装置与流程

本发明涉及通信领域，具体而言，涉及一种时钟输出方法及装置。

背景技术：

在通信设备应用中，很多接口要求实现发送端能够跟随接收端的频率，称之为定时环回功能(Loop Timing)。例如传统的同步光纤网络(Synchronous Optiical Network，简称为SONET)/同步数字体系(Synchronous Digital Hierarchy，简称为SDH)传输网络，骨干网和城域网中光传送网络(Optical Transport Network，简称为OTN)，分组网络中的同步以太网(Synchronous Ethernet networks)等都有端口间频率同步的需求。在通信设备端口频率同步的系统设计中，相关技术中的端口频率同步实现方案一般采用外部时钟模式和线路时钟模式两种。

图1是相关技术中的外部时钟模式下的端口频率同步示意图。由图1可知，当采用外部时钟模式的端口频率同步方式时，网络设备需要从外部大楼综合定时系统(Building Integrated Timing System，简称为BITS)时钟源中获取时钟信息，这种同步时钟的分发是最可靠的方式，但是在中心机房需要增加昂贵的BITS设备。

图2是相关技术中的线路时钟模式下的端口频率同步示意图，由图2可知，采用线路时钟模式时，第一级网络设备使用外部BITS时钟源，将同步时钟信息从发射端口Tx传递到第二级网络设备的接收端口Rx。第二级网络设备Rx从接收侧恢复出同步时钟信息，同步时钟信息通过时钟数据恢复(Clock Data Recovery，简称为CDR)恢复出来的时钟送到外部窄带锁相环(Phase-Locked Loop，简称为PLL)，经过PLL处理后提供高质量参考时钟给Tx方向物理层协议(Physical Layer Protocol，简称为PHY)模块。采用外部锁相环的方案每个端口都需要一个外部的锁相环来处理恢复时钟，当设计高密度多通道接口板时，该接口板会需要增加很多外部锁相环。这会带来额外的成本，更大的功耗，印刷电路板(Printed Circuit Board，简称为PCB)设计复杂度高等问题。

因此，当需要实现端口频率同步时，采用相关技术中的方案会存在着设备成本高、PCB设计复杂的问题。

针对相关技术中存在的设备成本高、PCB设计复杂的问题，目前尚未提出有效的解决方案。

技术实现要素：

本发明提供了一种时钟输出方法及装置，以至少解决相关技术中存在的设备成本高、 PCB设计复杂的问题。

根据本发明的一个方面，提供了一种时钟输出方法，包括：数字锁相环DPLL接收输出的恢复时钟，其中，所述DPLL是使用芯片的逻辑资源配置的；所述DPLL根据所述DPLL所处的状态输出时钟。

可选地，所述DPLL接收输出的所述恢复时钟包括：所述DPLL接收串行器Serdes发送侧输出的恢复时钟；所述DPLL根据所述DPLL所处的状态输出时钟包括：所述DPLL根据所述DPLL处于的状态向串行器Serdes接收侧输出时钟。

可选地，所述DPLL在根据所述DPLL所处的状态输出时钟之前，还包括：所述DPLL按照所述Serdes发送侧的参考时钟的要求配置所述DPLL内部组件的参数，其中，所述DPLL内部组件包括以下至少之一：鉴相器、滤波器、频率相位控制器。

可选地，所述DPLL根据所述DPLL所处的状态输出时钟包括：所述DPLL确定所述DPLL所处的状态，其中，所述状态包括以下之一：自由震荡状态、保持状态、锁定状态；所述DPLL根据确定的状态输出时钟。

可选地，所述DPLL根据确定的状态输出时钟包括：当所述DPLL所处的状态为自由震荡状态时，所述DPLL根据配置的所述DPLL内部组件的参数向所述Serdes发送侧发送一个自由时钟，其中，所述自由时钟的频率与所述恢复时钟的频率不相关；当所述DPLL所处的状态为保持状态时，所述DPLL根据配置的所述DPLL内部组件的参数向所述Serdes发送端发送一个固定频率的时钟，其中，所述固定频率为所述DPLL前面锁定过的时钟的频率；当所述DPLL所处的状态为锁定状态时，所述DPLL根据配置的所述DPLL内部组件的参数对所述恢复时钟进行处理；所述DPLL将处理后的恢复时钟发送给所述Serdes发送侧。

根据本发明的另一方面，提供了一种时钟输出装置，所述装置应用于数字锁相环DPLL中，包括：接收模块，用于接收输出的恢复时钟，其中，所述DPLL是使用芯片的逻辑资源配置的；输出模块，用于根据所述DPLL所处的状态输出时钟。

可选地，所述接收模块包括：接收串行器Serdes发送侧输出的恢复时钟；所述输出模块包括：根据所述DPLL处于的状态向串行器Serdes接收侧输出时钟。

可选地，所述装置还包括：配置模块，用于按照所述Serdes发送侧的参考时钟的要求配置所述DPLL内部组件的参数，其中，所述DPLL内部组件包括以下至少之一：鉴相器、滤波器、频率相位控制器。

可选地，所述输出模块包括：确定单元，用于确定所述DPLL所处的状态，其中，所述状态包括以下之一：自由震荡状态、保持状态、锁定状态；输出单元，用于根据确定的状态输出时钟。

可选地，所述输出单元包括：当所述DPLL所处的状态为自由震荡状态时，所述 DPLL根据配置的所述DPLL内部组件的参数向所述Serdes发送侧发送一个自由时钟，其中，所述自由时钟的频率与所述恢复时钟的频率不相关；当所述DPLL所处的状态为保持状态时，所述DPLL根据配置的所述DPLL内部组件的参数向所述Serdes发送端发送一个固定频率的时钟，其中，所述固定频率为所述DPLL前面锁定过的时钟的频率；当所述DPLL所处的状态为锁定状态时，所述DPLL根据配置的所述DPLL内部组件的参数对所述恢复时钟进行处理；所述DPLL将处理后的恢复时钟发送给所述Serdes发送侧。

通过本发明，采用数字锁相环DPLL接收输出的恢复时钟，其中，所述DPLL是使用芯片的逻辑资源配置的；所述DPLL根据所述DPLL所处的状态输出时钟，解决了相关技术中存在的设备成本高、PCB设计复杂的问题，进而达到了降低设备成本和PCB设计复杂度的效果。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1是相关技术中的外部时钟模式下的端口频率同步示意图；

图2是相关技术中的线路时钟模式下的端口频率同步示意图；

图3是根据本发明实施例的时钟输出方法的流程图；

图4是根据本发明实施例的时钟输出装置的结构框图；

图5是根据本发明实施例的时钟输出装置的优选结构框图；

图6是根据本发明实施例的时钟输出装置中输出模块44的结构框图；

图7是根据本发明实施例的单芯片实现通信设备端口频率同步的实现装置示意图；

图8是根据本发明实施例的单芯片实现通信设备端口频率同步的方法流程图。

具体实施方式

下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

在本实施例中提供了一种时钟输出方法，图3是根据本发明实施例的时钟输出方法的流程图，如图3所示，该流程包括如下步骤：

步骤S302，数字锁相环DPLL接收输出的恢复时钟，其中，该DPLL是使用芯片的逻辑资源配置的；

步骤S304，上述DPLL根据DPLL所处的状态输出时钟。

通过上述步骤，利用数字锁相环(Digital Phase Locked Loop，简称为DPLL)接收恢复时钟以及输出时钟，并且，该DPLL是利用芯片的逻辑资源配置的数字锁相环，无需占用芯片内部和外部专用锁相环资源，因此，在高密度多端口通信设备接口板设计中，可以完全按照物理端口数量满配DPLL，并且极大的降低了设备成本以及PCB的设计复杂度，从而解决了相关技术中存在的设备成本高、PCB设计复杂的问题，进而达到了降低设备成本和PCB设计复杂度的效果。

在一个可选的实施例中，上述DPLL接收输出的恢复时钟包括：该DPLL接收串行器Serdes发送侧输出的恢复时钟；上述DPLL根据DPLL所处的状态输出时钟包括：该DPLL根据DPLL处于的状态向串行器Serdes接收侧输出时钟。其中，DPLL在接收Serdes发送侧输出的恢复时钟之前，Serdes发送侧可以首先获取恢复时钟，其获取方式可以为多种，下面以一种示例进行说明：Serdes接收侧中的串行器时钟数据恢复Serdes CDR从高速串行码流中恢复时钟信号，即获取恢复时钟。

在一个可选的实施例中，上述DPLL在根据DPLL所处的状态输出时钟之前，还包括：该DPLL按照Serdes发送侧的参考时钟的要求配置DPLL内部组件的参数，其中，该DPLL内部组件包括以下至少之一：鉴相器、滤波器、频率相位控制器。需要说明的是，DPLL按照Serdes发送侧的参考时钟的要求配置DPLL内部组件的参数的操作和上述的数字锁相环DPLL接收输出的恢复时钟的操作的先后顺序可以为多种，DPLL可以先配置DPLL内部组件的参数，然后再接收恢复时钟；也可以先接收恢复时钟，再配置DPLL内部组件的参数；当然，也可以同时接收恢复时钟和配置DPLL内部组件的参数。其中，该DPLL配置上述参数的目的在于输出高质量的时钟。

在一个可选的实施例中，上述DPLL根据DPLL所处的状态输出时钟包括：该DPLL确定DPLL所处的状态，其中，该DPLL所处的状态包括以下之一：自由震荡状态、保持状态、锁定状态；该DPLL根据确定的状态输出时钟。从而确保输出符合传输网络协议对端口时钟抖动指标要求的高质量的时钟频率。

在一个可选的实施例中，上述DPLL根据确定的状态输出时钟包括：当该DPLL所处的状态为自由震荡状态时，DPLL根据配置的DPLL内部组件的参数向Serdes发送侧发送一个自由时钟，其中，该自由时钟的频率与恢复时钟的频率不相关；当该DPLL所处的状态为保持状态时，DPLL根据配置的DPLL内部组件的参数向Serdes发送端发送一个固定频率的时钟，其中，该固定频率为DPLL前面锁定过的时钟的频率；当该DPLL所处的状态为锁定状态时，DPLL根据配置的DPLL内部组件的参数对恢复时钟进行处理；该DPLL将处理后的恢复时钟发送给Serdes发送侧。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到根据上述实施例的方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质(如ROM/RAM、磁碟、光盘)中，包括若干指令用以使得一台终端设备(可以是手机，计算机，服务器，或者网络设备等)执行本发明各个实施例所述的方法。

在本实施例中还提供了一种时钟输出装置，该装置用于实现上述实施例及优选实施方式，已经进行过说明的不再赘述。如以下所使用的，术语“模块”可以实现预定功能的软件和/或硬件的组合。尽管以下实施例所描述的装置较佳地以软件来实现，但是硬件，或者软件和硬件的组合的实现也是可能并被构想的。

图4是根据本发明实施例的时钟输出装置的结构框图，该装置可以应用于数字锁相环DPLL中，如图4所示，该装置包括接收模块42和输出模块44，下面对该装置进行说明。

接收模块42，用于接收输出的恢复时钟，其中，该DPLL是使用芯片的逻辑资源配置的；输出模块44，连接至上述接收模块42，用于根据DPLL所处的状态输出时钟。

在一个可选的实施例中，上述接收模块42包括：接收串行器Serdes发送侧输出的恢复时钟；上述输出模块44包括：根据DPLL处于的状态向串行器Serdes接收侧输出时钟。

图5是根据本发明实施例的时钟输出装置的优选结构框图，如图5所示，该装置除包括图4所示的所有模块外，还包括配置模块52，下面对该装置进行说明。

配置模块52，连接至上述输出模块44，用于按照Serdes发送侧的参考时钟的要求配置DPLL内部组件的参数，其中，该DPLL内部组件包括以下至少之一：鉴相器、滤波器、频率相位控制器。

图6是根据本发明实施例的时钟输出装置中输出模块44的结构框图，如图6所示，该输出模块44包括确定单元62和输出单元64，下面对该输出模块44进行说明。

确定单元62，用于确定DPLL所处的状态，其中，该状态包括以下之一：自由震荡状态、保持状态、锁定状态；输出单元64，连接至上述确定单元62，用于根据确定的状态输出时钟。

在一个可选的实施例中，上述输出单元64包括：当DPLL所处的状态为自由震荡状态时，该DPLL根据配置的DPLL内部组件的参数向Serdes发送侧发送一个自由时钟，其中，该自由时钟的频率与恢复时钟的频率不相关；当DPLL所处的状态为保持状态时，该DPLL根据配置的DPLL内部组件的参数向Serdes发送端发送一个固定频率的时钟，其中，该固定频率为DPLL前面锁定过的时钟的频率；当DPLL所处的状态为锁定状态 时，该DPLL根据配置的DPLL内部组件的参数对恢复时钟进行处理；DPLL将处理后的恢复时钟发送给Serdes发送侧。

为解决上述两种相关技术中的端口频率同步方案存在的问题，本发明实施例中还提出了一种利用单芯片实现通信设备端口频率同步的装置和方法，利用芯片内部逻辑实现的DPLL来处理线路恢复时钟，并且，在配置了DPLL的相关参数后，能够输出高质量的参考时钟给发送端，从而实现通信设备上各端口的频率同步。下面对该装置及方法进行说明。

图7是根据本发明实施例的单芯片实现通信设备端口频率同步的实现装置示意图，如图7所示，该装置包括以下模块：

Serdes接收模块72、Serdes发送模块74和DPLL模块76(同上述的接收模块42、输出模块44和配置模块52)，下面对该装置进行说明。

Serdes接收模块72和Serdes发送模块74是高速串行接口的接收和发送处理模块。DPLL模块76用于实现端口频率同步。其中，Serdes接收模块72、Serdes发送模块74和DPLL模块76之间的关系如下。

Serdes接收模块72跟光模块接收侧互联，除了实现基本的串行数据接收、串并转换和解码以外，主要利用Serdes CDR模块输出恢复时钟送给DPLL模块76进行处理。

DPLL模块76主要实现对CDR恢复时钟的锁定，并根据配置参数，生成相应高质量时钟给Serdes发送模块74。DPLL模块76中的DPLL控制模块需要根据DPLL锁定状态实现自由振荡、保持和锁定三种状态的切换，确保输出符合传输网络协议对端口时钟抖动指标要求的高质量时钟频率。

在系统设计中，每个物理端口都应配有独立的DPLL。由于DPLL完全是由逻辑单元实现，不占用芯片内部和外部专用锁相环资源，因此在高密度多端口通信设备接口板设计中，可以完全按照物理端口数量满配置DPLL，实现端口级别的时钟频率同步。按照该实施例中提供的解决方案，可以在提升通信设备产品性能的同时，节约硬件成本、功耗和降低单板的设计难度。

图8是根据本发明实施例的单芯片实现通信设备端口频率同步的方法流程图，如图8所示，该方法包括如下步骤，：

步骤S802：芯片Serdes接收侧判断是否接收到有效的高速串行信号，如收到则执行S804，否则，继续等待；

步骤S804：Serdes CDR锁定操作，从Serdes接收侧输出的高速串行码流中恢复时钟信息，当CDR状态机进入锁定状态，表明此时CDR输出的恢复时钟已经稳定，可以提供给下级模块使用，CDR锁定信号触发S806操作；

步骤S806：Serdes接收模块72判断CDR锁定和Serdes接收状态等正常后，输出稳定的恢复时钟给该端口对应的DPLL模块76；

步骤S808：DPLL模块76配置相应参数，按照系统对发送侧参考时钟的要求配置DPLL内部组件，例如鉴相器、滤波器和频率相位控制等参数，参数配置好后等待S810步骤的结果；

步骤S810：判断DPLL锁定状态后，执行S812、S814和S816三个步骤，在初始化上电锁定过程中，执行步骤S812；在锁定状态下，执行步骤S816；在失锁状态下，执行步骤S814；

步骤S812：DPLL自由振荡状态，此时DPLL模块76输出一个自由时钟，自由时钟频率跟输入时钟(同上述的恢复时钟)不相关；

步骤S814：DPLL保持状态，此时DPLL在重新锁定过程中，DPLL模块76保持前面锁定的频率输出固定频率的时钟；

步骤S816：DPLL锁定状态，此时DPLL在锁定过程中，DPLL模块76输出的时钟的频率跟随输入的恢复时钟的频率；

步骤S818：DPLL模块76输出时钟送给Serdes发送侧锁相环，由锁相环倍频至系统所需要时钟频率。

综上可知，相关技术中的实现通信设备端口频率同步的方法中，外部时钟模式方案需要昂贵的BITS设备；线路时钟模式使用外部锁相环来实现时钟恢复会带来成本、功耗和设计复杂度等问题。由于设计的复杂度等问题，使用外部锁相环实现时钟恢复的方案往往无法做到端口级别的频率同步，只能降低性能实现单板级别的时钟恢复。采用本发明实施例中的方法和装置，与相关技术相比，使用芯片内部逻辑资源搭建的DPLL来实现端口时钟频率恢复，可以在提升通信设备产品性能的同时，节约硬件成本和降低单板的设计难度。随着通信产品物理端口密度提高和成本优化压力增大的趋势下，使用本专利提供的端口频率同步方法来设计接口单板，有利于降低成本和降低功耗，提高单板设计灵活性。

需要说明的是，上述各个模块是可以通过软件或硬件来实现的，对于后者，可以通过以下方式实现，但不限于此：上述模块均位于同一处理器中；或者，上述模块分别位于多个处理器中。

本发明的实施例还提供了一种存储介质。可选地，在本实施例中，上述存储介质可以被设置为存储用于执行以下步骤的程序代码：

S1，数字锁相环DPLL接收输出的恢复时钟，其中，该DPLL是使用芯片的逻辑资源配置的；

S2，上述DPLL根据DPLL所处的状态输出时钟。

可选地，在本实施例中，上述存储介质可以包括但不限于：U盘、只读存储器(Read-Only Memory，简称为ROM)、随机存取存储器(Random Access Memory，简称为RAM)、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。

可选地，本实施例中的具体示例可以参考上述实施例及可选实施方式中所描述的示例，本实施例在此不再赘述。

显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的硬件和软件结合。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。