一种MHL设备的通讯通道物理层电路的制作方法

本发明涉及MHL设备技术领域，尤其涉及一种MHL设备的通讯通道物理层电路。

背景技术：

MHL(Mobile High-Definition Link，移动终端高清影音标准接口)是一种高速数字信号传输标准，主要用于传输音视频信号；目前在高清电视、手机或者播放器上普遍应用。而MHL设备一般是指带MHL功能的手机或者平板电脑等。

现有技术中通常采用FPGA(Field－Programmable Gate Array，现场可编程门阵列)平台为MHL设备的通讯通道芯片进行数字代码验证，为通讯通道芯片在制造之前找到其数字设计的缺陷。

但是现有技术中缺少专门的通讯通道物理层芯片或电路来实现FPGA平台与通讯通道芯片之间的连接，而采用其他芯片实现上述连接通常会造成连接芯片的资源浪费。

技术实现要素：

有鉴于此，本发明提供了一种MHL设备的通讯通道物理层电路，以实现FPGA平台与通讯通道芯片之间的连接。

为了实现上述目的，本发明实施例提供的技术方案如下：

一种MHL设备的通讯通道物理层电路，连接于现场可编程门阵列FPGA平台与通讯通道芯片之间；所述移动终端高清影音标准接口MHL设备的通讯通道物理层电路包括：

第一开关管、第二开关管、第三开关管、第四开关管、第五开关管、第一电阻、第二电阻、第三电阻及导通阈值调节模块；其中：

所述第一开关管的第一端与第一电源相连；

所述第一开关管的第二端和第三端、所述第二开关管的第一端、所述第三开关管的控制端、所述第二电阻的一端及所述第三电阻的一端均与所述通讯通道芯片的CBUS引脚相连；

所述第二开关管的第二端和第三端、所述第三开关管的第二端、所述第四开关管的第二端和第三端及所述第五开关管的第二端和第三端均接地；

所述第二电阻的另一端与所述第四开关管的第一端相连；

所述第三电阻的另一端与所述第五开关管的第一端相连；

所述第一开关管的控制端、所述第二开关管的控制端、所述第三开关管的第一端、所述第四开关管的控制端及所述第五开关管的控制端分别与所述FPGA平台相连；

所述第一电阻连接于所述第三开关管的第一端与第二电源之间；

所述导通阈值调节模块分别与所述第三开关管的第三端、所述第一电源及地相连。

优选的，所述导通阈值调节模块包括：第四电阻、第五电阻、第六电阻及第七电阻；其中：

所述第四电阻的一端与所述第一电源相连；

所述第四电阻的另一端、所述第五电阻的一端、所述第六电阻的一端及所述第七电阻的一端均与所述第三开关管的第三端相连；

所述第五电阻的另一端、所述第六电阻的另一端及所述第七电阻的另一端均接地。

优选的，所述第一电阻和所述第二电阻的阻值为1KΩ，所述第三电阻的阻值为100KΩ。

优选的，所述第四电阻的阻值为1KΩ，所述第六电阻和所述第七电阻的阻值为2KΩ，所述第五电阻的阻值为470Ω。

优选的，所述第一开关管、所述第二开关管、所述第三开关管、所述第四开关管及所述第五开关管均为NMOS晶体管。

优选的，所述NMOS晶体管的型号为BSS83。

优选的，所述第一电源的输出电压为1.8V。

优选的，所述第二电源的输出电压为3.3V。

本申请提供一种MHL设备的通讯通道物理层电路，通过第一开关管、第二开关管、第三开关管、第四开关管、第五开关管、第一电阻、第二电阻、第三电阻及导通阈值调节模块的具体连接形式，实现了FPGA平台与通讯通道芯片之间的连接；进而能够通过上述各个元器件接收FPGA平台与通讯通道芯片的信号，使两者之间能够实现通讯和验证，同时避免了采用其他芯片进行连接所导致的芯片资源浪费。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本申请实施例提供的一种MHL设备的通讯通道物理层电路的结构示意图；

图2为本申请另一实施例提供的另一MHL设备的通讯通道物理层电路的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明提供了一种MHL设备的通讯通道物理层电路，以实现FPGA平台与通讯通道芯片之间的连接。

具体的，所述MHL设备的通讯通道物理层电路，如图1所示，连接于FPGA平台与通讯通道芯片之间；所述MHL设备的通讯通道物理层电路包括：

第一开关管Q1、第二开关管Q2、第三开关管Q3、第四开关管Q4、第五开关管Q5、第一电阻R1、第二电阻R2、第三电阻R3及导通阈值调节模块101；其中：

第一开关管Q1的第一端与第一电源VCC1相连；

第一开关管Q1的第二端和第三端、第二开关管Q2的第一端、第三开关管Q3的控制端、第二电阻R2的一端及第三电阻R3的一端均与所述通讯通道芯片的CBUS引脚相连；

第二开关管Q2的第二端和第三端、第三开关管Q3的第二端、第四开关管Q4的第二端和第三端及第五开关管Q5的第二端和第三端均接地；

第二电阻R2的另一端与第四开关管Q4的第一端相连；

第三电阻R3的另一端与第五开关管Q5的第一端相连；

第一开关管Q1的控制端、第二开关管Q2的控制端、第三开关管Q3的第一端、第四开关管Q4的控制端及第五开关管Q5的控制端分别与所述FPGA平台相连；

第一电阻R1连接于第三开关管Q3的第一端与第二电源VCC2之间；

导通阈值调节模块101分别与第三开关管Q3的第三端、第一电源VCC1及地相连。

具体的工作原理为：

设备识别过程：第一开关管Q1、第二开关管Q2及第五开关管Q5的控制端接收所述FPGA平台的输入信号，第一开关管Q1、第二开关管Q2及第五开关管Q5关断，且对所述通讯通道芯片的CBUS引脚的信号高阻；第四开关管Q4的控制端接收所述FPGA平台的输入信号，第四开关管Q4闭合，所述通讯通道芯片的CBUS引脚的信号由对地为第二电阻R2的阻值下拉到GND，符合所述MHL设备的识别标准，完成所述MHL设备的设备识别过程。

准备通讯过程：当所述设备识别过程完成后，所述MHL设备就认为它已经连接到另外一个MHL设备，开始通过CBUS引脚发送特定长度的识别脉冲，第三开关管Q3接收此脉冲并通过其第一端发送到所述FPGA平台；根据MHL协议，此时所述FPGA平台会控制第四开关管Q4关断，并控制第五开关管Q5闭合，所述通讯通道芯片的CBUS引脚的信号由对地为第三电阻R3的阻值下拉到GND。所述MHL设备检测到CBUS引脚的信号的变化，所述MHL设备的内部也会做相应的调整，至此，准备通讯过程完成。

通讯过程：所述MHL设备通过第三开关管Q3把信号转换成所述FPGA平台能够兼容的电平值，完成所述MHL设备到所述FPGA平台的通讯；所述FPGA平台通过输入至第一开关管Q1和第二开关管Q2的控制端的信号值，控制第一开关管Q1和第二开关管Q2的通断，进而来实现对CBUS引脚的信号输入，完成所述FPGA平台到所述MHL设备的通讯。

值得说明的是，一旦所述设备识别过程完成后，所述MHL设备的通讯通道物理层电路将一直保持通讯状态，直至所述MHL设备断开与所述MHL设备的连接，则通讯需要重新连接和识别。

本实施例提供的所述MHL设备的通讯通道物理层电路，通过上述元器件的具体连接形式，实现了FPGA平台与通讯通道芯片之间的连接；并通过上述各个过程接收FPGA平台与通讯通道芯片的信号，使两者之间能够实现通讯和验证，同时避免了采用其他芯片进行连接所导致的芯片资源浪费。

另外，所述MHL设备的通讯通道物理层电路，全部使用上述分离元件搭建，成本低且易获取，逻辑简单，适用于当前更新换代速度快的芯片领域。

优选的，如图2所示，导通阈值调节模块101包括：第四电阻R4、第五电阻R5、第六电阻R6及第七电阻R7；其中：

第四电阻R4的一端与第一电源VCC1相连；

第四电阻R4的另一端、第五电阻R5的一端、第六电阻R6的一端及第七电阻R7的一端均与第三开关管Q3的第三端相连；

第五电阻R5的另一端、第六电阻R6的另一端及第七电阻R7的另一端均接地。

优选的，第一电阻R1和第二电阻R2的阻值为1KΩ，第三电阻R3的阻值为100KΩ。

优选的，第四电阻R4的阻值为1KΩ，第六电阻R6和第七电阻R7的阻值为2KΩ，第五电阻R5的阻值为470Ω。

优选的，第一开关管Q1、第二开关管Q2、第三开关管Q3、第四开关管Q4及第五开关管Q5均为NMOS晶体管。

相应的，所述NMOS晶体管的漏极对应各个开关管的第一端，其源极对应各个开关管的第二端，其栅极对应各个开关管的控制端，其衬底对应各个开关管的第三端。

优选的，所述NMOS晶体管的型号为BSS83。

BSS83是一种4脚MOS管，其速度较高，电容小，可以满足1M速度的CBUS通讯要求；并且可以通过设置其衬底的电压值来控制各个开关管导通的阈值，这使得第三开关管Q3可以接收所述CBUS引脚输出的1.8V电平的信号。

优选的，第一电源VCC1的输出电压为1.8V。

优选的，第二电源VCC2的输出电压为3.3V。

所述MHL设备通过CBUS引脚发送的特定长度的识别脉冲为1.8V电平，而所述FPGA平台能够兼容3.3V电平值。

所述设备识别过程中，第一开关管Q1、第二开关管Q2及第五开关管Q5的控制端接收的所述FPGA平台的输入信号为低电平，第一开关管Q1、第二开关管Q2及第五开关管Q5关断；第四开关管Q4的控制端接收所述FPGA平台的输入信号为高电平，第四开关管Q4闭合。

所述准备通讯过程中，所述MHL设备通过CBUS引脚发送的特定长度的识别脉冲为1.8V电平，第三开关管Q3接收此脉冲并通过其第一端发送到所述FPGA平台；根据MHL协议，此时所述FPGA平台输出低电平至第四开关管Q4的控制端，并输出高电平至第五开关管Q5的控制端。

所述通讯过程中，所述MHL设备通过第三开关管Q3把信号转换成所述FPGA平台能够兼容的3.3V电平值，完成所述MHL设备到所述FPGA平台的通讯；所述FPGA平台通过输入至第一开关管Q1和第二开关管Q2的控制端的信号值，控制第一开关管Q1和第二开关管Q2的通断，进而来实现对CBUS引脚的信号输入，完成所述FPGA平台到所述MHL设备的通讯。

本发明中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

以上仅是本发明的优选实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。