本申请是关于回波反射和近端串扰的相消器，具体是关于减少相消器成本的机制。
背景技术：
在有线通信的领域内，具体是在同一连接器内使用多对传接线路的有线通信的实体物理层电路当中，每一个接收电路都可能会受到三种型式的干扰，分别为回波反射(echo)、近端串扰(next,near-endcross-talk)与远程串扰(fext,far-endcross-talk)。在现代技术的发展之下，实体物理层所使用的频率越来越高，所传送信号的电压越来越低。因此，前述三种型式的干扰将严重影响接收信号的信噪比。
请参考图1，其为高速以太网络的连接系统100的示意图。该连接系统100包含四对双绞线124、134、144与154的以太网络，用于连接左右双方。左方包含一实体物理层(phy)电路110，四对传接线路与四个连接器123、133、143与153。右方只绘出相对应的四个连接器125、135、145与155。这四对传接线路分别包含四个传送器121、131、141与151，以及四个接收器122、132、142与152。
对于接收器122而言，由传送器121所发出的信号在近端连接器123会有回波反射，在远程连接器125也会造成回波反射。因为这是由本对的传送器121所发出的信号造成的，想要消除回波反射，需要参考传送器121所发出的信号。此外，由传送器131、141与151所发出的信号，分别在近端连接器133、143、153会对接收器122造成近端串扰，分别在远程连接器135、145与155对接收器122造成远程串扰。
由于回波反射与近端串扰多是由近端连接器123、133、143与153所造成的，在连接线路设计之时已经对回波反射与近端串扰定性，因此多用相似设计的相消器(canceler)来估算并消除回波反射与近端串扰。
如图1的示例来说，对于每个接收器而言，需要有一个回波反射相消器与三个近端串扰相消器。由于有四个接收器，所以共有四个回波反射相消器与十二个近端串扰相消器。可想而知，为了操作这16个设计相似的相消器，需要耗用大量的电路成本。
请参考图2，其为包含回波反射相消器的传接器的一方块示意图。在图2当中，传送器121所发出的发送信号表示为x(t)，t表示为时间。由连接器123所接收的接收信号表示为d(t)。该传接器还包含了一相消器200与一加法器210。该相消器200接收发送信号x(t)，在调整后输出一信号y(t)。该加法器210接收该相消器200的相消信号y(t)与接收信号d(t)，并且进行y(t)-d(t)的运算，得出e(t)误差信号。
图2的相消器也可以用于消去近端串扰，只要发送信号来自于其它传送器131、141与151即可。
相消器200的设计为自适应的，可以根据前一次加法器210的输出结果，来调整输出的y(t)，其调整是根据以下的两个等式：
w(t+1)＝w(t)+μx(t)e(t)等式(1)
y(t)＝σxw等式(2)
其中，w为相消器内的滤波器系数，μ为步长。一般来说，滤波器系数w为浮点数，小数点后方的位数达九或十个比特。
在此相消器200之内，一般的操作需要两个乘法器来分别执行等式(1)与(2)的乘法，否则无法及时输出y(t)信号。这两个等式(1)与(2)牵涉到同一个滤波器系数w，因此计算这两个等式的两个乘法器的输入都具有相同的比特数。如前所述，若需要16个类似设计的相消器200来操作图1的接收器部分，总共就需要32个乘法器。这将消耗大量芯片的面积与耗电量，因此，急需一种能够缩小相消器所占用的芯片面积与耗电量的机制。
技术实现要素：
在本发明一实施例中，提供一种回波反射或近端串扰的相消方法，包含：根据一步长μ、一传送信号x与一误差信号e的乘积，利用一第一乘法器递归计算一第一系数w1；以及根据一第二系数w2与该传送信号x的乘积，利用一第二乘法器计算一相消信号y，其中该第二系数w2的比特数小于该第一系数w1的比特数。
在上述的实施例中，为了对应主径的延迟时间，该相消方法更包含设定该传送信号x的延迟时间，以延迟该传送信号用于执行该第一系数w1的递归计算步骤与该第二系数w2的计算步骤。
在上述的实施例中，为了收敛滤波器系数，该相消方法更包含在该设定步骤之后，重复执行该第一系数w1的递归计算步骤与该第二系数w2的计算步骤，并且在重复执行该第二系数w2的计算步骤中，降低该第二系数w2的比特位。
在上述的实施例中，为了保持第二乘法器操作数的比特数，该相消方法更包含在该设定步骤之前与之后，都重复执行该第一系数w1的递归计算步骤与该第二系数w2的计算步骤，其中在该设定步骤之前所执行的该第二系数w2的计算步骤中的第二系数w2的比特位要高于在该设定步骤之后所执行的该第二系数w2的计算步骤中的第二系数w2的比特位。
在上述的实施例中，该相消方法应用于以太网络的实体物理层电路。
在本发明一实施例中，提供一种回波反射或近端串扰的相消器，包含：一第一乘法器，用于根据一步长μ、一传送信号x与一误差信号e的乘积，递归计算一第一系数w1；以及一第二乘法器，用于根据一第二系数w2与该传送信号x的乘积，计算一相消信号y，其中该第二系数w2的比特数小于该第一系数w1的比特数。
在上述的实施例中，为了对应主径的延迟时间，该相消器更用于设定接收该传送信号x的一队列缓冲器的延迟时间，以延迟该传送信号用于执行该第一乘法器的递归计算步骤与该第二乘法器的计算步骤。
在上述的实施例中，为了收敛滤波器系数，该相消器更用于在设定接收该传送信号x的一队列缓冲器的延迟时间之后，该第一乘法器重复执行该第一系数w1的递归计算步骤与该第二乘法器重复执行该第二系数w2的计算步骤，并且在该第二乘法器重复执行该第二系数w2的计算步骤中，降低该第二系数w2的比特位。
在上述的实施例中，为了保持第二乘法器操作数的比特数，该相消器更用于在设定接收该传送信号x的一队列缓冲器的延迟时间之前与之后，该第一乘法器都重复执行该第一系数w1的递归计算步骤与该第二乘法器都重复执行该第二系数w2的计算步骤，其中在该设定之前该第二乘法器所执行计算步骤中的第二系数w2的比特位要高于在该设定之后该第二乘法器所执行计算步骤中的第二系数w2的比特位。
在上述的实施例中，该相消器应用于以太网络的实体物理层电路。
在某些实施例中，即便是增加了队列缓冲器所占用的芯片面积，实施上述相消器或相消方法的以太网络的实体物理层电路的芯片面积减少了10％左右，尽管减少的芯片面积比例是随着芯片制程与设计而有所变动。由此可见，本发明所提供的相消器与相消方法确实能够缩小相消器所占用的芯片面积与耗电量。
附图说明
图1为高速以太网络的连接系统的一示意图。
图2为包含回波反射相消器的传接器的一方块示意图。
图3为根据本发明一实施例的回波反射相消器的传接器的一方块示意图。
图4为根据本发明一实施例的一相消方法的一流程示意图。
图5为根据本发明一实施例的第一系数与第二系数的比特位的表示图。
具体实施方式
本发明将详细描述一些实施例如下。然而，除了所揭露的实施例外，本发明亦可以广泛地运用在其它的实施例施行。本发明的范围并不受该些实施例的限定，是以其后的申请专利范围为准。而为了提供更清楚的描述及使熟悉该项的技术人员能理解本发明的发明内容，图示内各部分并没有依照其相对的尺寸而绘图，某些尺寸与其它相关尺度的比例会被突显而显得夸张，且不相关的细节部分亦未完全绘出，以求图示的简洁。
本申请的主要思路之一，在于减少相消器内部乘法器所占用的面积，特别是减少乘法器操作数的比特数，以此缩小相消器所占用的芯片面积与耗电量。
请参考图3，其为根据本发明一实施例的回波反射相消器的传接器的一方块示意图。和图2相比，图3所示的相消器300与传送器121之间，多了一个队列缓冲器310，用于储存某些传送信号x(t)。该队列缓冲器310为先进先出(fifo,first-infirst-out)的缓冲器。缓冲器310内能够储存传送信号的个数可以视该传接器的设计而定。如先前所述，在连接线路设计之时，已经可以对回波反射与近端串扰定性，例如线长不一的情况。因此，可以针对已经定性的回波反射与/或近端串扰相消器300所对应的队列缓冲器310的缓冲信号个数加以最佳化，使其个数能够应付回波反射与/或近端串扰的时间延迟，又不过多而造成浪费。换言之，并非每一个相消器300所对应的队列缓冲器310的缓冲信号个数都必须是相同的。
请注意，虽然在本实施例中，队列缓冲器310虽然设置于相消器300与传送器121之间用以调整输入信号进入相消器300的延迟，但本发明不限于此。在另一示例中，队列缓冲器310可设置于一模拟转数字转换器(图中未示出)与加法器210之间。输入信号由模拟型态转换为数字型态后，队列缓冲器310可调整此转换型态的输入信号的延迟。
该相消器300可以用硬件、软件或软硬件混合的方式实施。在一实施例中，该相消器300可以包含两个乘法器与一些周边的连接与控制电路所组成。这些控制电路控制这两个乘法器计算以下的两个等式(3)与(4)：
w1(t+1)＝w1(t)+μx(t)e(t)等式(3)
y(t)＝σxw2等式(4)
其中，第一系数w1与第二系数w2分别为相消器内的两个滤波器系数，第二系数w2为第一系数w1的一部分，μ为步长。
和前述的等式(1)与(2)相比，等式(3)与(4)的主要差别在于第二系数w2系数的比特数要小于第一系数w1系数的比特数。在该实施例中，两个乘法器当中的第一乘法器用于计算等式(3)，第二乘法器用于计算等式(4)。由于第二系数w2系数的比特数要小于第一系数w1系数的比特数，因此第二乘法器所占用的芯片面积与耗电量要小于第一乘法器。在另一实施例中，若使用软件控制单比特或双比特乘法器来计算前述的等式(3)与(4)，同样由于第二系数w2系数的比特数要小于第一系数w1系数的比特数，因此计算等式(4)的时间要小于计算等式(3)的时间。同样地，计算等式(4)的时间要小于计算等式(2)的时间，这样也可以缩小相消器所占用的计算时间与耗电量。
请参考图4，其为根据本发明一实施例的一相消方法的一流程示意图。该相消方法可以应用于该相消器300。当该相消器开始工作之后，如步骤410，捕获主径的延迟时间，也就是捕获相消器的系数。可以采用较大的步长系数μ，以尽快地捕获系数。这里所指的主径，也就是回波反射的主要反射路径，或是近端串扰的主要串扰路径。由于从发送器121或122所发送的信号干扰回到接收器122需要时间，并非传送信号一发出就会马上进入接收器122，而是会沿着主要反射/串扰路径或称之为主径而前进，延迟一段时间才会进入接收器122。
在一示例中，第一系数w1可以是11比特，也就是整数部分为1比特，小数部分为10比特，表示为1.10位。第二系数w2可以是第一系数w1的一部分，例如第二系数w2可以是4比特，也就是整数部分为1比特，小数部分为3比特，表示为1.3位。因为步骤410只用于捕获主径的延迟时间，不需要很高的精度。在另一示例中，第一系数w1可以是13比特，第二系数w2可以是5比特，分别表示为1.12与1.4。
请参考图5，其为根据本发明一实施例的第一系数w1与第二系数w2的比特位的表示图。在图4的步骤410当中，相消器300运算时的第一系数w1可以是11比特，如图5的第一系数w1510。在图4的步骤410当中，相消器300运算时的第二系数w2可以是4比特，如图5的第二系数w2520。
现在回到图4，如步骤420，判断捕获主径的延迟时间是否完成，若是，则流程进行步骤430，否则，流程回到步骤410。在一实施例中，捕获主径的延迟时间可以采用固定次数的计算。由于前述的设计定性，再考虑到制造过程所引入的元器件特性偏差与变异范围，以及受到环境的温度与湿度变异范围，一般均可以在固定几次计算中捕获主径的延迟时间。
如步骤430，根据所捕获主径的延迟时间，调整延迟。也就是调整前述的队列缓冲器310的缓冲输出。在一示例中，该队列缓冲器310具有四个缓冲区。然而在步骤430当中，捕获的主径延迟时间为三个时间单位。因此可以令该队列缓冲器310只使用三个缓冲区。当接获第四个传送信号时，该队列缓冲器310就将第一个进入的传送信号送到该相消器300，而将第四个传送信号储存起来。
接着，如步骤440，收敛相消器的滤波器系数。由于捕获了主径并且因此延迟了传送信号，所以得知主径的相关信息，进而确认主径大致上的位置。确认主径大致上的位置后即可收敛相消器的滤波器系数。更确切的说，相消器300的第二系数w2在此阶段可先采取较高位(significant)的比特(如图5中的第二系数w2520)，后续再采取较低位的比特，如图5的第二系数w2530。
在一示例中，可以在步骤440的全程使用相同的第二系数w2530。在另一示例中，可以在步骤440中使用不同的第二系数w2。例如在步骤440的开始，使用(-3.-6)，接着使用(-5.-8)。也就是说第二系数w2的比特数相同，都使用四个比特，但比特位越来越低。本发明并不限定在设定主径延迟时间之后的第二系数w2所占用的比特位是否固定，只需要第二系数w2的比特数小于第一系数w1的比特数即可。
在本发明一实施例中，提供一种回波反射或近端串扰的相消方法，包含：根据一步长μ、一传送信号x与一误差信号e的乘积，利用一第一乘法器递归计算一第一系数w1；以及根据一第二系数w2与该传送信号x的乘积，利用一第二乘法器计算一相消信号y，其中该第二系数w2的比特数小于该第一系数w1的比特数。
在上述的实施例中，为了对应主径的延迟时间，该相消方法进一步包含设定该传送信号x的延迟时间，以延迟该传送信号用于执行该第一系数w1的递归计算步骤与该第二系数w2的计算步骤。
在上述的实施例中，为了收敛滤波器系数，该相消方法进一步包含在该设定步骤之后，重复执行该第一系数w1的递归计算步骤与该第二系数w2的计算步骤，并且在重复执行该第二系数w2的计算步骤中，降低该第二系数w2的比特位。
在上述的实施例中，为了保持第二乘法器操作数的比特数，该相消方法进一步包含在该设定步骤之前与之后，都重复执行该第一系数w1的递归计算步骤与该第二系数w2的计算步骤，其中，在该设定步骤之前所执行的该第二系数w2的计算步骤中的第二系数w2的比特位要高于在该设定步骤之后所执行的该第二系数w2的计算步骤中的第二系数w2的比特位。
在上述的实施例中，该相消方法应用于以太网络的实体物理层电路。
在本发明一实施例中，提供一种回波反射或近端串扰的相消器，包含：一第一乘法器，用于根据一步长μ、一传送信号x与一误差信号e的乘积，递归计算一第一系数w1；以及一第二乘法器，用于根据一第二系数w2与该传送信号x的乘积，计算一相消信号y，其中该第二系数w2的比特数小于该第一系数w1的比特数。
在上述的实施例中，为了对应主径的延迟时间，该相消器进一步用于设定接收该传送信号x的一队列缓冲器的延迟时间，以延迟该传送信号用于执行该第一乘法器的递归计算步骤与该第二乘法器的计算步骤。
在上述的实施例中，为了收敛滤波器系数，该相消器进一步用于在设定接收该传送信号x的一队列缓冲器的延迟时间之后，该第一乘法器重复执行该第一系数w1的递归计算步骤并且该第二乘法器重复执行该第二系数w2的计算步骤，并且在该第二乘法器重复执行该第二系数w2的计算步骤中，降低该第二系数w2的比特位。
在上述的实施例中，为了保持第二乘法器操作数的比特数，该相消器进一步用于在设定接收该传送信号x的一队列缓冲器的延迟时间之前与之后，该第一乘法器都重复执行该第一系数w1的递归计算步骤并且该第二乘法器都重复执行该第二系数w2的计算步骤，其中，在该设定之前该第二乘法器所执行计算步骤中的第二系数w2的比特位要高于在该设定之后该第二乘法器所执行计算步骤中的第二系数w2的比特位。
在上述的实施例中，该相消器应用于以太网络的实体物理层电路。
在某些实施例中，即便是增加了队列缓冲器所占用的芯片面积，实施上述相消器或相消方法的gigabitethernet以太网络的实体物理层电路的芯片面积减少了10％左右，尽管减少的芯片面积比例是随着芯片制作过程与设计而有所变动。由此可见，本发明所提供的相消器与相消方法确实能够缩小相消器所占用的芯片面积与耗电量。
以上所述，仅是本发明的优选实施例而已，并非对本发明作任何形式上的限制，虽然本发明已如上以优选实施例进行说明，然而并非用以限定本发明，任何本领域的技术人员在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。