抖动数据的注入方法和电路，及眼图监测器与流程

本发明涉及通信系统领域，具体而言，涉及一种抖动数据的注入方法和电路，及眼图监测器。

背景技术：

在通信系统中，时钟数据恢复电路(Clock Data Recovery，简写为CDR)是接收机的重要电路。其作用是从含噪声的信号中恢复出有效的信号，并找到最佳的时钟相位采样数据，使数据恢复最稳定。

图1根据现有技术的一种接收机的示意图，如图1所示，接收机接收的数据会有一定程度的衰减，经过连续时间线性均衡器(Continuos time linear equalization，简写为CTLE)与判决反馈均衡器(Decision Feedback equalizer，简写为DFE)对其进行第一步的恢复，再然后经过CDR进行第二步的数据恢复。通常情况下，可以通过绘制其抖动容限(jitter tolerance)曲线可以得出CDR还有多大的裕度(margin)，margin用来表征接收器的容忍范围，用来检测CDR能否跟得上数据的抖动。

在现有技术中，为了对CDR的jitter margin进行检测，需要通过人工方式从片外向CDR中注入jitter，判断CDR输出的恢复数据是否出现错误，如果出现错误，则确定CDR不能跟踪jitter，此时，可以根据当前注入的jitter大小来判定CDR的跟踪能力以及时钟采集的数据还有多大的margin。但是，为了能够准确得到判定结果，需要通过人工方式多次注入jitter，人工成本高、测试周期长、且测试效率低。

针对现有技术从片外向时钟数据恢复电路注入抖动数据，注入过程复杂且效率低的问题，目前尚未提出有效的解决方案。

技术实现要素：

本发明实施例提供了一种抖动数据的注入方法和电路，及眼图监测器，以至少解决现有技术从片外向时钟数据恢复电路注入抖动数据，注入过程复杂且效率低的技术问题。

根据本发明实施例的一个方面，提供了一种抖动数据的注入方法，包括：通过眼图监测器向时钟数据恢复电路注入抖动数据；判断时钟数据恢复电路输出的恢复数据是否出现错误；如果恢复数据出现错误，则停止通过眼图监测器注入抖动数据。

进一步地，通过眼图监测器向时钟数据恢复电路注入抖动数据包括：获取眼图监测器的工作模式，其中，工作模式包括：连续工作模式和间断工作模式；在工作模式为连续工作模式的情况下，通过眼图监测器向时钟数据恢复电路连续地注入抖动数据；在工作模式为间断工作模式的情况下，通过眼图监测器向时钟数据恢复电路间断地注入抖动数据。

进一步地，通过眼图监测器向时钟数据恢复电路连续地注入抖动数据包括：通过眼图监测器按照预设周期，向时钟数据恢复电路连续地注入抖动数据，其中，预设周期为时钟周期与预设值的积值的四倍。

进一步地，通过眼图监测器向时钟数据恢复电路间断地注入抖动数据包括：通过眼图监测器每间隔预设时间段，向时钟数据恢复电路注入抖动数据，其中，注入抖动数据的时长为时钟周期与预设值的积值。

进一步地，在通过眼图监测器向时钟数据恢复电路中注入抖动数据之后，上述方法还包括：时钟数据恢复电路接收抖动数据；时钟数据恢复电路根据抖动数据和接收到的有效数据，得到恢复数据。

进一步地，在通过眼图监测器向时钟数据恢复电路间断地注入抖动数据的同时，上述方法还包括：时钟数据恢复电路接收眼图监测器输出的控制信号；在控制信号为低电平信号的情况下，时钟数据恢复电路停止接收有效数据。

根据本发明实施例的另一方面，还提供了一种抖动数据的注入电路，包括：眼图监测器，用于输出抖动数据；时钟数据恢复电路，与眼图监测器连接，用于接收抖动数据，并输出恢复数据；眼图监测器还用于如果恢复数据出现错误，则停止注入抖动数据。

进一步地，时钟数据恢复电路包括：比例积分电路，比例积分电路的输入端输入有效数据，用于对有效数据进行处理，得到第一数据；第一加法器，第一加法器的第一输入端与眼图监测器的第一输出端连接，第一加法器的第二输入端与比例积分电路的第一输出端连接，用于计算抖动数据和第一数据之和，得到第二数据；选择器，选择器的第一输入端和第二输入端分别与比例积分电路的第一输出端和第二输出端连接，选择器的第三输入端与第一加法器的输出端连接，用于对第一数据和第二数据进行选择，得到选择数据；相位差值器，相位差值器的输入端与选择器的输出端连接，用于根据选择数据，生成恢复数据所需的时钟信号。

进一步地，时钟数据恢复电路还包括：与门，与门的第一输入端输入有效数据，与门的第二输入端与眼图监测器的第二输出端连接，与门的输出端与比例积分电路的输入端连接，用于在眼图监测器输出的控制信号为低电平信号的情况下，输出低电平信号，以使比例积分电路停止接收有效数据。

进一步地，比例积分电路包括：比例路径，比例路径的输入端与与门的输出端连接，比例路径的输出端与选择器的第二输入端连接；积分路径，积分路径的输入端与与门的输出端连接；第二加法器，第二加法器的第一输入端和第二输入端分别与比例路径的输出端和积分路径的输出端连接，第二加法器的输出端分别与选择器的第一输入端和第一加法器的第二输入端连接。

根据本发明实施例的另一方面，还提供了一种眼图监测器，包括：计数器，计数器的第一输入端输入时钟信号，用于根据时钟信号，生成计数值；符号位数据生成电路，符号位数据生成电路的第一输入端与计数器的输出端连接，符号位数据生成电路的第二输入端输入预设值，符号位数据生成电路的第一控制端、第二控制端和第三控制端分别输入第一控制信号、第二控制信号和第三控制信号，用于根据计数值、预设值、第一控制信号、第二控制信号和第三控制信号，生成符号位数据；抖动数据生成电路，抖动数据生成电路的第一输入端与符号位数据生成电路的输出端连接，抖动数据生成电路的第一控制端输入第四控制信号，抖动数据生成电路的第二控制端输入工作模式控制信号，用于根据符号位数据、第四控制信号和工作模式控制信号，生成抖动数据。

进一步地，符号位数据生成电路的输出端与计数器的第二输入端连接，计数器还用于根据符号位数据和时钟信号，生成计数值。

进一步地，计数器包括：加法器，加法器的第一输入端与符号位数据生成电路的输出端连接；第一寄存器，第一寄存器的输入端与加法器的输出端连接，第一寄存器的时钟控制端输入时钟信号，第一寄存器的正向输出端分别与加法器的第二输入端和计数器的输出端连接。

进一步地，符号位数据生成电路包括：第一异或门，第一异或门的第一输入端输入预设值，第一异或门的第二输入端输入计数值；第二异或门，第二异或门的第一输入端输入预设值，第二异或门的第二输入端输入计数值的取反值；第二寄存器，第二寄存器的第一输入端与第一异或门的输出端连接，第二寄存器的第二输入端与第二异或门的输出端连接；第一选择器，第一选择器的第一输入端与第二寄存器的正向输出端连接，第一选择器的第二输入端输入低电平信号，第一选择器的第三输入端输入高电平信号，第一选择器的第一控制端、第二控制端和第三控制端分别输入第一控制信号、第二控制信号和第三控制信号，第一选择器的输出端与符号位数据生成电路的输出端连接。

进一步地，抖动数据生成电路包括：第二选择器，第二选择器的第一输入端输入符号位数据，第二选择器的第二输入端输入符号位数据的两倍，第二选择器的第三输入端输入符号位数据的四倍，第二选择器的第四输入端输入符号位数据的八倍，第二选择器的控制端输入第四控制信号；第一与非门，第一与非门的第一输入端输入工作模式控制信号；与门，与门的第一输入端与第二选择器的输出端连接，与门的第二输入端与第一与非门的输出端连接，与门的输出端与抖动数据生成电路的输出端连接。

进一步地，眼图监测器还包括：清零信号生成电路，清零信号生成电路的第一输入端输入时钟信号，清零信号生成电路的第二输入端输入预设值，清零信号生成电路的第三输入端输入计数值，清零信号生成电路的第四输入端输入复位信号，清零信号生成电路的第一控制端输入工作模式控制信号，清零信号生成电路的第二控制端输入间隔时间信号，清零信号生成器的第一输出端与计数器的控制端连接，清零信号生成器的第二输出端与抖动数据生成电路的第三输入端连接，用于根据时钟信号、预设值、计数值、复位信号、工作模式控制信号和间隔时间信号，生成清零信号；计数器还用于在接收到清零信号之后，输出的计数值为0。

进一步地，清零信号生成电路包括：第三异或门，第三异或门的第一输入端输入预设值，第三异或门的第二输入端输入计数值；第三寄存器，第三寄存器的第一输入端与第三异或门的输出端连接，第三寄存器的反向输出端与清零信号生成电路的第二输出端连接；或门，或门的第一输入端输入时钟信号；第四寄存器，第四寄存器的时钟控制端与或门的输出端连接，第四寄存器的状态控制端与第三寄存器的正向输出端连接；第一反相器，第一反相器的输入端与第四寄存器的正向输出端连接，第一反相器的输出端与第四寄存器的输入端连接；第三选择器，第三选择器的第一输入端、第二输入端、第三输入端和第四输入端分别与或门的输出端连接，第三选择器的控制端输入间隔时间信号；第二反相器，第二反相器的输入端与第三选择器的输出端连接，第二反相器的输出端与或门的第二输入端，第二反相器的输出端输出的数据取反后输入第三寄存器的第二输入端连接；第四选择器，第四选择器的第一输入端输入复位信号，第四选择器的第二输入端与第三寄存器的反向输出端连接，第四选择器的控制端输入工作模式控制信号，第四选择器的输出端与清零信号生成器的第一输出端连接。

进一步地，眼图监测器还包括：控制信号生成电路，控制信号生成电路的第一输入端输入使能信号，控制信号生成电路的第二输入端输入工作模式控制信号，控制信号生成电路的第三输入端与清零信号生成电路的第二输出端连接，用于在使能信号、工作模式控制信号和清零信号生成电路的第二输出端输出的信号均为高电平信号的情况下，输出低电平信号。

进一步地，控制信号生成电路包括：第二与非门，第二与非门的第一输入端输入使能信号，第二与非门的第二输入端输入工作模式控制信号，第二与非门的第三输入端与清零信号生成电路的第二输出端连接，第二与非门的输出端与控制信号生成电路的输出端连接。

在本发明实施例中，通过眼图监测器向时钟数据恢复电路注入抖动数据，判断时钟数据恢复电路输出的恢复数据是否出现错误，如果恢复数据出现错误，则停止通过眼图监测器注入抖动数据，从而实现向时钟数据恢复电路中注入抖动数据的目的。容易注意到的是，在时钟数据恢复电路输出的恢复数据出现错误之前，可以通过眼图监测器不断地向时钟数据恢复电路注入抖动数据，解决了现有技术从片外向时钟数据恢复电路注入抖动数据，注入过程复杂且效率低的技术问题。因此，通过本发明上述实施例提供的方案，可以实现从片内自动注入抖动数据，从而达到测量时钟数据恢复电路的裕度的目的，并且可以达到简化注入过程，提升注入效率，进一步达到降低抖动空间的测试周期，提高抖动空间的测试效率的技术效果。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1根据现有技术的一种接收机的示意图；

图2是根据本发明实施例的一种抖动数据的注入方法的流程图；

图3是根据本发明实施例的一种恢复数据的眼图的示意图；

图4是根据本发明实施例的一种眼图监测器的工作模式的时序示意图；

图5是根据本发明实施例的一种抖动数据的注入电路的示意图；

图6是根据本发明实施例的一种可选的低通滤波器的示意图；

图7是根据本发明实施例的一种眼图监测器的示意图；以及

图8是根据本发明实施例的一种可选的眼图监测器的示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

实施例1

根据本发明实施例，提供了一种抖动数据的注入方法的实施例，需要说明的是，在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

图2是根据本发明实施例的一种抖动数据的注入方法的流程图，如图2所示，该方法包括如下步骤：

步骤S202，通过眼图监测器向时钟数据恢复电路注入抖动数据。

步骤S204，判断时钟数据恢复电路输出的恢复数据是否出现错误。

步骤S206，如果恢复数据出现错误，则停止通过眼图监测器注入抖动数据。

在一种可选的方案中，可以通过眼图监测器(eye monitor)不断向CDR中注入jitter，直到CDR不能跟踪jitter，输出的恢复数据出现错误，此时可以通过eye monitor注入的jitter大小来判定CDR的跟踪能力以及时钟采集的数据还有多大margin。图3是根据本发明实施例的一种恢复数据的眼图的示意图，如图3所示，图3中的上半部分是没有注入jitter时CDR输出的恢复数据的眼图，下半部分是通过eye monitor注入一定量jitter后CDR输出的恢复数据的眼图，由图3可以看出注入jitter后的眼图的margin明显变小。

通过本发明上述实施例，通过眼图监测器向时钟数据恢复电路注入抖动数据，判断时钟数据恢复电路输出的恢复数据是否出现错误，如果恢复数据出现错误，则停止通过眼图监测器注入抖动数据，从而实现向时钟数据恢复电路中注入抖动数据的目的。容易注意到的是，在时钟数据恢复电路输出的恢复数据出现错误之前，可以通过眼图监测器不断地向时钟数据恢复电路注入抖动数据，解决了现有技术从片外向时钟数据恢复电路注入抖动数据，注入过程复杂且效率低的技术问题。因此，通过本发明上述实施例提供的方案，可以实现从片内自动注入抖动数据，从而达到测量时钟数据恢复电路的裕度的目的，并且可以达到简化注入过程，提升注入效率，进一步达到降低抖动空间的测试周期，提高抖动空间的测试效率的技术效果。

可选地，在本发明上述实施例中，步骤S202，通过眼图监测器向时钟数据恢复电路注入抖动数据包括：

步骤S2022，获取眼图监测器的工作模式，其中，工作模式包括：连续工作模式和间断工作模式。

步骤S2024，在工作模式为连续工作模式的情况下，通过眼图监测器向时钟数据恢复电路连续地注入抖动数据。

步骤S2026，在工作模式为间断工作模式的情况下，通过眼图监测器向时钟数据恢复电路间断地注入抖动数据。

在一种可选的方案中，eye monitor对CDR进行jitter的注入分为两种模式，即连续工作模式mode 0和间断工作模式mode 1，在mode 0模式下，eye monitor是对CDR进行连续周期性的jitter注入；在mode1模式下，eye monitor是对CDR有周期性的间断注入jitter。

可选地，在本发明上述实施例中，步骤S2024，通过眼图监测器向时钟数据恢复电路中连续地注入抖动数据包括：

步骤S20242，通过眼图监测器按照预设周期，向时钟数据恢复电路连续地注入抖动数据，其中，预设周期为时钟周期与预设值的积值的四倍。

具体的，上述的预设值可以是预先设定的注入CDR中的jitter的最大值value。

在一种可选的方案中，eye monitor中设置有计数器counter，每个时钟周期clock周期，counter加1或者减1。在mode 0模式下，初始状态下counter为0，然后每个clock时钟周期+1，直到counter值等于设定的value值后，counter开始每个时钟周期-1，再计数到-1*value值时开始+1，重复这样的行为完成jitter的注入。图4是根据本发明实施例的一种眼图监测器的工作模式的时序示意图，如图4中的上半部分所示，其中，clk是时钟信号，RB信号是复位reset清零信号，sign是符号位，在mode 0模式下，jitter信息的完整注入是以4倍的value值乘以clock周期为周期进行周期性的注入，包括：以2倍的value值乘以clock周期为注入时长进行的加方向的jitter信息注入，以及以2倍的value值乘以clock周期为注入时长进行的减方向的jitter信息注入。

可选地，在本发明上述实施例中，步骤S2026，通过眼图监测器向时钟数据恢复电路中间断地注入抖动数据包括：

步骤S20262，通过眼图监测器每间隔预设时间段，向时钟数据恢复电路注入抖动数据，其中，注入抖动数据的时长为时钟周期与预设值的积值。

在一种可选的方案中，在mode1模式下，eye monitor是对CDR有周期性的间断注入jitter，而且注入的jitter有两个方向分别为正方向+1，负方向-1，当沿一个方向注入的jitter值达到value或者-1*value值时，停止jitter注入，间隔一定时间然后重复注入操作，间隔的时间可以通过eye monitor的set_rtime端进行设置。如图4中的下半部分所示，在mode 1模式下，在注入一个value值乘以clock周期后停止注入，经过一个set rtime cycle后继续注入。

可选地，在本发明上述实施例中，在步骤S202，通过眼图监测器向时钟数据恢复电路中注入抖动数据之后，上述方法还包括：

步骤S208，时钟数据恢复电路接收抖动数据。

步骤S210，时钟数据恢复电路根据抖动数据和接收到的有效数据，得到恢复数据。

在一种可选的方案中，eye monitor可以增加在时钟数据恢复电路中的低通滤波器(low pass fillter，简写为lpf)模块中，如图1所示，lpf模块可以接收相位检测器输出的采样数据，将eye monitor输出的jitter和采样数据进行叠加，输出叠加数据至相位差值器，从而得到恢复数据所需的时钟信号，进一步得到恢复数据。

可选地，在本发明上述实施例中，在步骤S2026，通过眼图监测器向时钟数据恢复电路间断地注入抖动数据的同时，上述方法还包括：

步骤S212，时钟数据恢复电路接收眼图监测器输出的控制信号。

步骤S214，在控制信号为低电平信号的情况下，时钟数据恢复电路停止接收有效数据。

在一种可选的方案中，在工作mode 1模式下，在eye monitor进行jitter注入的同时，eye monitor输出gate_emode信号为低电平信号，时钟数据恢复电路停止接收有效数据。如图4中的下半部分所示，在注入过程中，rdata信号为0，cdata信号则hold住，注入完后，释放gate_mode信号，CDR的环(loop)正常工作。

实施例2

根据本发明实施例，提供了一种抖动数据的注入电路的实施例。

图5是根据本发明实施例的一种抖动数据的注入电路的示意图，如图5所示，该电路包括：

眼图监测器51，用于输出抖动数据。

时钟数据恢复电路53，与眼图监测器连接，用于接收抖动数据，并生成恢复数据。

具体的，上述的有效数据可以是接收机中经过CTLE和DFE恢复后的数据。

眼图监测器还用于如果恢复数据出现错误，则停止输出抖动数据。

在一种可选的方案中，可以通过眼图监测器(eye monitor)不断向CDR中注入jitter，直到CDR不能跟踪jitter，输出的恢复数据出现错误，此时可以通过eye monitor注入的jitter大小来判定CDR的跟踪能力以及时钟采集的数据还有多大margin。如图3所示，图3中的上半部分是没有注入jitter时CDR输出的恢复数据的眼图，下半部分是通过eye monitor注入一定量jitter后CDR输出的恢复数据的眼图，由图3可以看出注入jitter后的眼图的margin明显变小。eye monitor对CDR进行jitter的注入分为两种模式，即连续工作模式mode 0和间断工作模式mode 1，在mode 0模式下，eye monitor是对CDR进行连续周期性的jitter注入，初始状态下counter为0，然后每个clock时钟周期+1，直到counter值等于设定的value值后，counter开始每个时钟周期-1，再计数到-1*value值时开始+1，重复这样的行为完成jitter的注入。如图4中的上半部分所示，其中，clk是时钟信号，RB信号是复位reset清零信号，sign是符号位，在mode 0模式下，jitter信息是以2倍的value值乘以clock周期为周期进行周期性的注入。在mode1模式下，eye monitor是对CDR有周期性的间断注入jitter。而且注入的jitter有两个方向分别为正方向+1，负方向-1，当沿一个方向注入的jitter值达到value或者-1*value值时，停止jitter注入，间隔一定时间然后重复注入操作，间隔的时间可以通过eye monitor的set_rtime端进行设置。如图4中的下半部分所示，在mode 1模式下，在注入一个value值乘以clock周期后停止注入，经过一个set rtime cycle后继续注入。

通过本发明上述实施例，眼图监测器输出抖动数据，时钟数据恢复电路接收抖动数据，并生成恢复数据，如果恢复数据出现错误，则眼图监测器停止输出抖动数据，从而实现向时钟数据恢复电路中注入抖动数据的目的。容易注意到的是，在时钟数据恢复电路输出的恢复数据出现错误之前，可以通过眼图监测器不断地向时钟数据恢复电路注入抖动数据，解决了现有技术从片外向时钟数据恢复电路注入抖动数据，注入过程复杂且效率低的技术问题。因此，通过本发明上述实施例提供的方案，可以实现从片内自动向抖动数据，从而达到测量时钟数据恢复电路的裕度的目的，并且可以达到简化注入过程，提升注入效率，进一步达到降低抖动空间的测试周期，提高抖动空间的测试效率的技术效果。

可选地，在本发明上述实施例中，时钟数据恢复电路包括：

比例积分电路，比例积分电路的输入端输入有效数据，用于对有效数据进行处理，得到第一数据。

第一加法器，第一加法器的第一输入端与眼图监测器的第一输出端连接，第一加法器的第二输入端与比例积分电路的第一输出端连接，用于计算抖动数据和第一数据之和，得到第二数据。

选择器，选择器的第一输入端和第二输入端分别与比例积分电路的第一输出端和第二输出端连接，选择器的第三输入端与第一加法器的输出端连接，用于对第一数据和第二数据进行选择，得到选择数据。

具体的，上述的选择器可以是三选一选择器(MUX 3-1)。

相位差值器，相位差值器的输入端与选择器的输出端连接，用于根据选择数据，生成恢复数据所需的时钟信号。

在一种可选的方案中，如图1所示，CDR可以包含依次连接的相位检测器(phase detection)、低通滤波器(lpf)、加法器(SUM)和相位差值器，其中，eye monitor可以增加在时钟数据恢复电路的lpf模块中。图6是根据本发明实施例的一种可选的低通滤波器的示意图，如图6所示，CDR的lpf模块可以包括：eye monitor、比例积分电路、第一加法器ADD2和MUX 3-1。比例积分电路对phase detection输出的terr进行处理，第一输出端输出sum，第二输出端输出rdata；eye monitor的第一输出端输出emx_pre(即上述的jitter)，加法器将eye monitor输出的emx_pre和比例积分电路输出的sum进行求和运算，得到emx；MUX 3-1对比例积分电路输出的sum和rdata，以及加法器输出的emx进行选择，得到To cdr_pi_int，并输出至相位差值器，从而完成jitter注入。

可选地，在本发明上述实施例中，时钟数据恢复电路还包括：

与门，与门的第一输入端输入有效数据，与门的第二输入端与眼图监测器的第二输出端连接，与门的输出端与比例积分电路的输入端连接，用于在眼图监测器输出的控制信号为低电平信号的情况下，输出低电平信号，以使比例积分电路停止接收有效数据。

在一种可选的方案中，如图6所示，lpf模块还可以包括：与门A1，对phase detection输出的terr和eye monitor输出的gate_mode进行与操作，当gate_mode＝0时，A1的输出信号为0，比例积分电路输入的数据为0，即比例积分电路停止接收phase detection输出的terr。在工作mode 1模式下，在eye monitor进行jitter注入的同时，eye monitor输出gate_emode信号为低电平信号，时钟数据恢复电路停止接收有效数据。如图4中的下半部分所示，在注入过程中，rdata信号为0，cdata信号则hold住，注入完后，释放gate_mode信号，CDR的环(loop)正常工作。

可选地，在本发明上述实施例中，比例积分电路包括：

比例路径，比例路径的输入端与与门的输出端连接，比例路径的输出端与选择器的第二输入端连接。

积分路径，积分路径的输入端与与门的输出端连接。

第二加法器，第二加法器的第一输入端和第二输入端分别与比例路径的输出端和积分路径的输出端连接，第二加法器的输出端分别与选择器的第一输入端和第一加法器的第二输入端连接。

在一种可选的方案中，如图6所示，比例积分电路可以包括：比例路径rpath、积分路径cpath和加法器1，phase detection输出的terr分别比例路径rpath之后，输出rdata，phase detection输出的terr进过积分路径cpath之后，输出cdata，加法器1对rdata和cpath进行求和运算，输出sum。

实施例3

根据本发明实施例，提供了一种眼图监测器的实施例。

图7是根据本发明实施例的一种眼图监测器的示意图，如图7所示，该眼图监测器包括：

计数器71，计数器的第一输入端输入时钟信号，用于根据时钟信号，生成计数值。

符号位数据生成电路73，符号位数据生成电路的第一输入端与计数器的输出端连接，符号位数据生成电路的第二输入端输入预设值，符号位数据生成电路的第一控制端、第二控制端和第三控制端分别输入第一控制信号、第二控制信号和第三控制信号，用于根据计数值、预设值、第一控制信号、第二控制信号和第三控制信号，生成符号位数据。

具体的，上述的预设值可以是预先设定的注入CDR中的jitter的最大值value；上述的第一控制信号、第二控制信号和第三控制信号分别为m0、m1和m2，分别是mode0，mode 1加方向，mode 1减方向输入jitter的控制信号。

抖动数据生成电路75，抖动数据生成电路的第一输入端与符号位数据生成电路的输出端连接，抖动数据生成电路的第一控制端输入第四控制信号，抖动数据生成电路的第二控制端输入工作模式控制信号，用于根据符号位数据、第四控制信号和工作模式控制信号，生成抖动数据。

具体的，上述的第四控制信号可以是gain信号，可以控制输出的jitter是几倍的value值；上述的工作模式控制信号可以是选择工作模式的控制信号Emon_mode。

图8是根据本发明实施例的一种可选的眼图监测器的示意图，如图8所示，在一种可选的方案中，eye monitor可以包括计数器counter、符号位数据生成电路和抖动数据生成电路，如图8所示的<n：0>表示二进制信号所占位数，当信号为2位二进制数时，n为1。counter输入时钟信号clk，每个clock周期counter加1或者减1，得到计数值Counter<n:0>，其中n为Counter值的位数，符号位数据生成电路根据value<n:0>值、Counter<n:0>值、m0值、m1值和m2值，生成符号位sign，并将sign输出至抖动数据生成电路，抖动数据生成电路根据sign、Gain<1:0>和Emon_mode生成jitter。

通过本发明上述实施例，通过眼图监测器向时钟数据恢复电路注入抖动数据，判断时钟数据恢复电路输出的恢复数据是否出现错误，如果恢复数据出现错误，则停止注入抖动数据，从而实现向时钟数据恢复电路中注入抖动数据的目的，解决了现有技术从片外向时钟数据恢复电路注入抖动数据，注入过程复杂且效率低的技术问题。因此，通过本发明上述实施例提供的方案，可以达到从片内自动注入抖动数据，从而达到测量时钟数据恢复电路的裕度的目的，并且可以达到简化注入过程，提升注入效率，从而降低抖动空间的测试周期，提高抖动空间的测试效率的技术效果。

可选地，在本发明上述实施例中，符号位数据生成电路的输出端与计数器的第二输入端连接，计数器还用于根据符号位数据和时钟信号，生成计数值。

在一种可选的方案中，如图8所示，符号位数据生成电路将sign输出至counter，从而counter可以根据sign生成下一个clock周期的Counter<n:0>。

可选地，在本发明上述实施例中，计数器包括：

加法器，加法器的第一输入端与符号位数据生成电路的输出端连接。

具体的，上述的加法器可以是N位加法器(N-bits adder)，包括输入A端，输入B端和输出S端。

第一寄存器，第一寄存器的输入端与加法器的输出端连接，第一寄存器的时钟控制端输入时钟信号，第一寄存器的正向输出端分别与加法器的第二输入端和计数器的输出端连接。

具体的，上述的第一寄存器可以是d触发器DFF1，d触发器包括D端(即上述的输入端)，时钟控制端、CLR端(状态控制端)、SET端、输出Q端(即上述的正向输出端)和输出端，其中，SET端悬空，即SET＝1，当CLR＝0时，DFF1复位，Q＝0；当CLR＝1时，Q＝D。

在一种可选的方案中，如图8所示，计数器counter可以由加法器N-bits adder和第一寄存器DFF1组成，每个clock周期counter加1或者减1，eye monitor有两种工作模式，即连续工作模式mode 0和间断工作模式mode 1，在mode 0模式下，初始状态下counter为0，然后每个clock时钟周期+1，直到counter值等于设定的value值后，counter开始每个时钟周期-1，再计数到-1*value值时开始+1，重复这样的行为完成jitter的注入；在mode1模式下，是对CDR有周期性的间断注入jitter，而且注入的jitter有两个方向分别为正方向+1，负方向-1，当沿一个方向注入的值达到value或者-1*value值时，停止jitter注入，间隔一定时间然后重复操作，间隔的时间可以通过eye monitor的set_rtime端进行设置。如图4中的上半部分所示，其中，clk是时钟信号，RB信号是复位reset清零信号，sign是符号位，在mode 0模式下，jitter信息是以2倍的value值乘以clock周期为周期进行周期性的注入；在mode 1模式下，在注入一个value值乘以clock周期后停止注入，经过一个set rtime cycle后继续注入。

可选地，在本发明上述实施例中，符号位数据生成电路包括：

第一异或门，第一异或门的第一输入端输入预设值，第一异或门的第二输入端输入计数值。

第二异或门，第二异或门的第一输入端输入预设值，第二异或门的第二输入端输入计数值的取反值。

第二寄存器，第二寄存器的第一输入端与第一异或门的输出端连接，第二寄存器的第二输入端与第二异或门的输出端连接。

具体的，上述的第二寄存器可以是RS触发器RST1，RST1包括：输入R端(R＝CLS)、输入S端、输出Q端(即上述的正向输出端)和输出端，其中，当S＝1，R＝0时，Q＝0，当S＝0，R＝1时，Q＝1，

第一选择器，第一选择器的第一输入端与第二寄存器的正向输出端连接，第一选择器的第二输入端输入低电平信号，第一选择器的第三输入端输入高电平信号，第一选择器的第一控制端、第二控制端和第三控制端分别输入第一控制信号、第二控制信号和第三控制信号，第一选择器的输出端与符号位数据生成电路的输出端连接。

具体的，上述的选择器可以是3选1选择器(MUX 3-1)MUX1；上述的高电平信号可以为1；上述的低电平信号可以为0。

在一种可选的方案中，如图8所示，符号位数据生成电路可以包括：第一异或门XOR1、第二异或门XOR2，第二寄存器RST1和第一选择器MUX1，XOR1的两个输入端分别输入value<n:0>和Counter<n:0>，输出端输出Set_s1；XOR2的两个输入端分别输入value<n:0>和-1*Counter<n:0>，输出端输出Set_a1；RST1的S端输入Set_s1，R端输入Set_a1，Q端输出sign1；MUX1的三个输入端分别输入sign1、0和1，三个控制端分别输入m0、m1和m2，输出端输出sign。

可选地，在本发明上述实施例中，抖动数据生成电路包括：

第二选择器，第二选择器的第一输入端输入符号位数据，第二选择器的第二输入端输入符号位数据的两倍，第二选择器的第三输入端输入符号位数据的四倍，第二选择器的第四输入端输入符号位数据的八倍，第二选择器的控制端输入第四控制信号。

具体的，上述的第二选择器可以是4选1选择器(MUX 4-1)MUX2。

第一与非门，第一与非门的第一输入端输入工作模式控制信号。

与门，与门的第一输入端与第二选择器的输出端连接，与门的第二输入端与第一与非门的输出端连接，与门的输出端与抖动数据生成电路的输出端连接。

在一种可选的方案中，如图8所示，抖动数据生成电路可以包括：第二选择器MUX2、第一与非门NAND1和与门AND1，MUX2的四个输入端分别输入‘sign，X1’、‘sign，X2’、‘sign，X4’和‘sign，X8’，其中，X1表示sign的一倍，X2表示sign的两倍，X4表示sign的四倍和X8表示sign的八倍，控制端输入Gain<1:0>，输出端输出errout<3:0>；NAND1的一个输入端输入Emon_mode，输出端与AND1的一个输入端连接；AND1的另一个输入端输入errout<3:0>，输出端输出errout_pre<3:0>。

可选地，在本发明上述实施例中，眼图监测器还包括：

清零信号生成电路，清零信号生成电路的第一输入端输入时钟信号，清零信号生成电路的第二输入端输入预设值，清零信号生成电路的第三输入端输入计数值，清零信号生成电路的第四输入端输入复位信号，清零信号生成电路的第一控制端输入工作模式控制信号，清零信号生成电路的第二控制端输入间隔时间信号，清零信号生成器的第一输出端与计数器的控制端连接，清零信号生成器的第二输出端与抖动数据生成电路的第三输入端连接，用于根据时钟信号、预设值、计数值、复位信号、工作模式控制信号和间隔时间信号，生成清零信号。

具体的，上述的复位信号可以是reset信号，通过该信号可以控制清零信号生成电路生成清零信号；上述的间隔时间信号可以是set_rtime，通过该信号可以控制mode 1模式下，注入jitter的间隔时间。

计数器还用于在接收到清零信号之后，输出的计数值为0。

在一种可选的方案中，如图8所示，眼图监测器还可以包括：清零信号生成电路，四个输入端分别输入时钟信号clk，计数值Counter<n:0>，set_rtime<1:0>和Emon_mode，输出的Emode2_en取反后，输入至NAND1的另一个输入端，NAND1的输出端输出RB清零信号至DFF1的CLR端。当RB＝0时，计数值Counter<n:0>＝0，即计数器输出的计数值为0。

可选地，在本发明上述实施例中，清零信号生成电路包括：

第三异或门，第三异或门的第一输入端输入预设值，第三异或门的第二输入端输入计数值。

第三寄存器，第三寄存器的第一输入端与第三异或门的输出端连接，第三寄存器的反向输出端与清零信号生成电路的第二输出端连接。

具体的，上述的第三寄存器可以是RS触发器RST2，RST2包括：输入R端(即上述的第一输入端)、输入S端(第二输入端)、输出Q端(正向输出端)和输出端(即上述的反向输出端)，其中当S＝1，R＝0时，Q＝0，当S＝0，R＝1时，Q＝1，

或门，或门的第一输入端输入时钟信号。

第四寄存器，第四寄存器的时钟控制端与或门的输出端连接，第四寄存器的状态控制端与第三寄存器的正向输出端连接。

具体的，上述的第四寄存器可以是d触发器DFF2，DFF2包括D端(输入端)，时钟控制端、CLR端(即上述的状态控制端)、SET端、输出Q端(正向输出端)和输出端，其中，SET端悬空，即SET＝1，当CLR＝0时，DFF1复位，Q＝0；当CLR＝1时，Q＝D。

第一反相器，第一反相器的输入端与第四寄存器的正向输出端连接，第一反相器的输出端与第四寄存器的输入端连接。

第三选择器，第三选择器的第一输入端、第二输入端、第三输入端和第四输入端分别与或门的输出端连接，第三选择器的控制端输入间隔时间信号。

具体的，上述的第三选择器可以是四选一选择器MUX3(MUX 4-1)。

第二反相器，第二反相器的输入端与第三选择器的输出端连接，第二反相器的输出端分别与或门的第二输入端和第四寄存器的第二输入端连接。

第四选择器，第四选择器的第一输入端输入复位信号，第四选择器的第二输入端与第四寄存器的反向输出端连接，第四选择器的控制端输入工作模式控制信号，第四选择器的输出端与清零信号生成器的第一输出端连接。

具体的，上述的第四选择器可以是二选一选择器MUX4(MUX 2-1)。

在一种可选的方案中，如图8所示，清零信号生成电路可以包括：第三异或门XOR3、或门OR1、第三寄存器RST2、第四寄存器DFF2、第一反相器TTL1，第三选择去MUX3、第四选择器MUX4和第二反相器TTL2。XOR4的一个输入端输入clk，输出端输出q<0>；MUX4的四个输入端分别输入q<m>、q<m-1>、q<m-2>和q<m-3>，控制端输出Set_rtime<1:0>，输出端与TTL2的输入端连接，TTL2的输出端输出Ini_out至XOR4的另一个输入端；XOR3的两个输入端分别输入value值value<n:0>和计数值Counter<n:0>，输出端输出Set_mod1_s1至RST2的S端；RST2的R端输入Ini_out取反后的值，Q端输出Start_count至DFF2的CLR端，端输出Emode2_en至MUX4的一个输入端；DFF2的时钟控制端输入q<m-1:0>，Q端与TTL1的输入端连接，TTL1的输出端输出q<m:1>至DFF2的D端；MUX3的输入端分别输入Emode2_en和Em_rst(即上述的复位信号)，控制端输入Emon_mode，输出端输出RB至counter的CLR端。

可选地，在本发明上述实施例中，眼图监测器还包括：

控制信号生成电路，控制信号生成电路的第一输入端输入使能信号，控制信号生成电路的第二输入端输入工作模式控制信号，控制信号生成电路的第三输入端与清零信号生成电路的第二输出端连接，用于在使能信号、工作模式控制信号和清零信号生成电路的第二输出端输出的信号均为高电平信号的情况下，输出低电平信号。

具体的，上述的使能信号可以是eye monitor的enable信号。

在一种可选的方案中，如图8所示，控制信号生成电路的输入端分别输入使能信号Add_emonitor、Emon_mode和Emode2_en，输出gate_emode，当Add_emonitor＝Emon_mode＝Emode2_en＝1时，gate_emode＝0，从而eye monitor输出控制信号为低电平信号。在工作mode 1模式下，在eye monitor进行jitter注入的同时，eye monitor输出gate_emode信号为低电平信号，时钟数据恢复电路停止接收有效数据。如图4中的下半部分所示，在注入过程中，rdata信号为0，cdata信号则hold住，注入完后，释放gate_mode信号，CDR的环(loop)正常工作。

可选地，在本发明上述实施例中，控制信号生成电路包括：

第二与非门，第二与非门的第一输入端输入使能信号，第二与非门的第二输入端输入工作模式控制信号，第二与非门的第三输入端与清零信号生成电路的第二输出端连接，第二与非门的输出端与控制信号生成电路的输出端连接。

在一种可选的方案中，如图8所示，控制信号生成电路可以包括：第二与非门NAND2，NAND2的输入端分别输入Add_emonitor、Emon_mode和Emode2_en，输出端输出gate_emode，当Add_emonitor＝Emon_mode＝Emode2_en＝1时，gate_emode＝0，从而eye monitor输出控制信号为低电平信号。

上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

在本申请所提供的几个实施例中，应该理解到，所揭露的技术内容，可通过其它的方式实现。其中，以上所描述的装置实施例仅仅是示意性的，例如所述单元的划分，可以为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，单元或模块的间接耦合或通信连接，可以是电性或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可为个人计算机、服务器或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。