专利名称：抖动减小电路和频率合成器的制作方法
技术领域：
本发明涉及一种抖动减小电路和一种频率合成器。
背景技术：
用于减小脉冲序列中的相位噪声的公知抖动减小电路包括-可重设的积分器，用于对脉冲序列进行积分；-比较器，用于将已积分脉冲序列与基准电平相比较，并且用于产生具有已减小脉冲噪声的已改进脉冲序列。
这种抖动减小电路的示例在UNDERHILL，Michael等人的WO97/30516中进行了描述。
公知的抖动减小电路连续地对脉冲序列进行积分以获得模拟的锯齿信号。由于使用电容器和其他电子模拟部件，该积分过程不是理想的。例如，如果在一个周期中，首先用电路IA将电容器从电压VA充电到电压VB，然后用电流-IA将电容器从电压VB放电到VA，以产生锯齿信号的一个齿，发生积分错误。事实上，将电容器从电压VA充电到电压VB所需的时间并不与将相同的电容器从电压VB放电到电压VA所需的时间严格相等。积分错误针对一个周期是较小的。然而，在公知的抖动减小电路中，积分错误从一个周期累积到另一个周期，使得累积的积分错误变得越来越重要。因此，这些抖动减小电路是不可靠的。
发明内容
因此，本发明的目的是提供一种更可靠的抖动减小电路。
本发明提供了一种包括交叉时间间隔检测器的抖动减小电路，将所述交叉时间间隔检测器配置用于确定已积分脉冲序列与基准电平相交期间的离散时间间隔，并且用于在两个连续确定的离散时间间隔之间使积分器复位。
因为在连续地确定的两个离散时间间隔之间使积分器复位，使得在以上抖动减小电路中减小了由于积分错误的累积导致的负面结果。事实上，使积分器复位还使已累积的积分错误复位，使得在前一个周期累积的积分错误对于随后的周期没有影响。积分器的这种复位不会影响抖动减小电路的性能，因为其只有当已积分脉冲序列不与基准电平相交时才发生。
其中，从属权利要求的特征减小了抖动减小电路的制造成本。
此外，根据本发明的电路的特征包括读取器，用于读取已改进脉冲序列的平均频率，以及积分器，适合于使用已读取值来对脉冲序列进行积分，无需计算已改进脉冲序列的平均频率。
本发明还涉及一种包括频率减小电路的频率合成器，包括-可复位的积分器(70)，用于对脉冲序列进行积分；-比较器(72)，将已积分的脉冲序列与基准电平进行比较，并且产生具有已减小的相位噪声的已改进脉冲序列；-交叉时间间隔检测器(94)，配置用于确定已积分脉冲序列与基准电平交叉期间的离散时间间隔，并且用于在连续地确定的两个离散时间间隔之间，对所述积分器进行复位。
本发明还涉及一种操作抖动减小电路的方法，所述抖动减小电路包括-可复位的积分器(70)，用于对脉冲序列进行积分；-比较器(72)，将已积分的脉冲序列与基准电平进行比较，并且产生具有已减小的相位噪声的已改进脉冲序列；-交叉时间间隔检测器(94)，配置用于确定已积分脉冲序列与基准电平交叉期间的离散时间间隔，并且用于在连续地确定的两个离散时间间隔之间，对所述积分器进行复位。
根据以下描述、附图和所附权利要求，本发明的这些和其他方面将是显而易见的。
图1是包括抖动减小电路的频率合成器的示意图；
图2是在图1的电路中使用的δ-σ调制器的示意图；图3是在图1的电路中使用的交叉间隔检测器的示意图；图4是在图1的电路中使用的模拟数字线性内插器(digital-to-analog linear interpolator)的示意图；图5是减小输入脉冲序列中的相位噪声的方法的流程图；图6和图7是在图1的电路中出现的不同信号的时序图；以及图8是示出了图4的线性内插的草图。
具体实施例方式
图1示出了具有与抖动减少电路6相连的频率发生器4的频率合成器2。
频率发生器4产生受到相位噪声的脉冲序列Sout。相位噪声也称作时间抖动。
发生器4包括延迟锁定回路(DLL)10，与分数乘法电路12相连以产生序列Sout。
延迟锁定回路10根据初始脉冲序列Sin来产生N个已延迟的脉冲序列Si。将每一个脉冲序列Si相对于前一个脉冲序列Si-1延迟时间间隔Te。根据以下关系选择时间间隔Te。
N*Te＝Tin(1)其中N是已延迟脉冲序列Si的个数；Te是将两个连续的已延迟脉冲序列Si分离的时间间隔；Tin是脉冲序列Sin的时间段；以及*与乘法符号相对应。
为了简单起见，仅示出了理解本发明所必须的元件DLL 10。可以参考Stefanos Sidiropoulos和Mark A.Horowitz，IEEE Journal ofSolid-State Circuit，Vol.32，No.11，1997年11月，“A semiconductordual digital-locked loop”，以获知更详细的内容。
例如，DLL 10具有包括可调延迟单元的延迟线14。为了简单起见，仅示出了6个延迟单元16至21。延迟单元14的输入接收序列Sin。延迟单元16至21串联连接在延迟线14的输入和输出之间。延迟单元的每一个输出端输出相应的序列Si。
将控制器回路26用于对在延迟线14中使用的每一个延迟单元的间隔Te进行调整，以满足关系(1)。控制回路26将延迟线14的输出与相位检测器28的输入相连，并且将延迟线14的输入与相位检测器28的另一个输入相连。相位检测器28的输出与低通滤波器30的输入相连。所述滤波器30的输出与延迟线14的控制端相连，以根据脉冲Sin和延迟线14的输出之间的相位差动态地调整间隔Te。
将乘法电路12设计成用于根据以下关系将输入脉冲序列Sin的频率与分数比例相乘Fout＝[N/(N-K-F)]*Fin(2)其中Fout是相乘的输出脉冲序列Sout的平均频率；K是在
内包括的整数；F是范围在
的分数；N是在延迟线14中使用的延迟单元的个数；以及*与乘法符号相对应。
乘法电路12具有相位选择器40，所述相位选择器40具有与DLL 10的延迟单元的每一个输出相连的抽头式连接Ti。每一个抽头式连接Ti与DLL10的延迟单元的相应输出相连。为了简单起见，仅表示了6个抽头式连接T1至T6。相位选择器40具有反时针方向的可旋转指示器R，用于在响应于旋转命令时来选择一个抽头式连接Ti。相位选择器40具有输入41以接收旋转命令，以及输出42以输出已相乘的脉冲序列Sout。
电路12具有δ-σ调制器以根据在存储器46中存储的控制字来产生旋转命令。控制字包括关系(2)的整数K和分数F。
参考图2，调制器44具有输入50，与存储器46相连以接收分数F，以及输入52，与存储器46相连以接收整数K。调制器44是一阶调制器。然而，调制器44可以是更高阶调制器。
输入50与减法器54的正输入相连。减法器54的输出与累加器56的输入相连。累加器56将由减法器54传输的值与累加器的前一个值进行累加。累加器56的输出与量化器58的输入相连。根据分数F对量化器58进行调整。例如，如果F＝0.25，如果输入低于0.5量化器则输出“0”，否则输出“1”。将量化器58的输出反馈回减法器54的负输入。量化器58的输出还与加法器60的输入相连。加法器60的另一个输入与输入52相连。加法器60的输出与调制器44的输出62相连，所述输出62与相位选择器40的输入41相连。通过序列Sout的下降沿对调制器44进行时钟控制。输出62在序列Sout的每一个下降沿输出任一个旋转命令以旋转指示器R达到K或K+1。由连续的这些旋转命令产生的平均旋转值收敛于值K+F。
将抖动减小电路6设计用于减小序列Sout的相位噪声。
电路6具有积分器70，用于对序列Sout进行积分；以及比较器72，用于将电路6的输出与基准电平Vs进行比较，并且用于产生具有已减小的相位噪声的改进脉冲序列S’out。
积分器70建立离散的锯齿信号S，由比较器72将其与基准电平VS进行比较。
积分器70具有累加器76以对序列Sout进行数字积分。累加器76在序列Sout的每个下降沿处，将已累加的值递增与序列Sout的平均时间段Tout成比例的值。累加器76具有输入以接收序列Sout。平均时间段Tout等于N-K-F。累加器76在每个时间间隔Te处还将已累加的值递减预定的值。例如，预定值等于“1”。
积分器70包括组合器80，组合器80具有一个输出82以在Fin*N的频率处输出时钟信号。输出82与累加器76的时钟输入相连。将组合器80设计用于根据由延迟单元16至21的每一个输出产生的相移信号Si来建立时钟信号。例如，根据“CMOS DLL-Based 2-V 3.2-ps Jitter 1-GHz ClockSynthesizer and Temperature-compensated Tunable Oscillator”(David J.Foley and Michael P.Flynn，IEEE Journal of Solid-stateCircuits，Vol.36，No.3，2001年3月)的图9和图10的教导建立组合器80。
积分器70具有输入86，以接收将要在累加器76中进行累加的值N-K-F。
积分器70还具有数字模拟线性内插器90，适合于在序列Sout的积分期间对其进行复位。
电路6具有交叉时间间隔检测器94，以规律地对积分器70进行复位，更具体地，规律地对内插器90进行复位。
参考图3，检测器94具有输入96，以接收由累加器76产生的已数字积分的脉冲序列St。输入96与偏移电路98的输入相连，以将信号St转换为在0附近振荡的偏移信号S0。偏移电路98具有输入99以接收值N-K-F。这里，用于将信号St转换为信号S0的偏移值是(N-K-F)/2。
将选择器100实现在检测器94中，以分别选择刚好在0电平以上或以下的两个点P1和P2。选择器100包括两个存储器102、104，以分别存储在当前时间T和前一个时间T-1时的S0的当前值和前一个值。选择器100具有符号比较器106，以对在存储器102和104中存储的值的符号进行比较。如果时间T时的值为负，并且时间T-1时的值为正，那么比较器106触发一个命令以激活内插器90。否则，比较器106不产生命令，并且当缺少命令时，内插器90自动地保持处于复位状态。
图3还示出了内插器90具有与存储器102和104相连的两个输入，以分别接收信号S0的当前值和前一个值。由组合器80对内插器90进行时钟控制。
电路6(图1)具有控制字读取器110，以从乘法电路中读取在DLL 10中使用的整数值N以及整数K和分数F。
读取器110与积分器70的输入86以及偏移电路94的输入112相连。
现在参考图4，示出了具有三角脉冲响应的内插器90。内插器90具有两个输入120和122，以分别接收信号S0的当前值和前一个值P2、P1(图3)。另一个输入124接收由组合器80产生的时钟信号，输入126接收由选择器100产生的激活命令。这些输入与控制器130相连。控制器130命令电容器对电路132和两个可调电流源134、135进行充电和放电。
电路32具有包括两个相对的板(facing plates)142和144的电容器140。板142通过开关146与电流源134相连，并且通过开关148与电流源135相连。板144通过开关150与电流源134相连，并且通过开关152与电流源135相连。开关146至152是在控制器130的控制下可控制的。
电流源134的输出接地，并且电流源135的输入与电压源UVCC相连。
电路132还具有内插器154，在控制器130的控制下将板142接地或与基准电压Uref相连。
由控制器130控制由电流源134、135产生的电流值。
现在将参考图5至图8描述合成器2的操作。
在步骤160中的初始化时，设定了针对脉冲序列Sout的所需平均时间段。例如，将整数K和数F的值保存在存储器46中。
在步骤162中的发生器4(图1)的操作期间，DLL 10产生信号S1至S6。这些信号S1至S6根据时间“t”如图6所示。在该图时间段，示出了Tin和时间段Te。
在步骤164时，乘法器电路12将具有[N/(N-K)]*Fin的频率的一个脉冲序列与具有[N/(N-K-1)]*Fin的频率的一个脉冲序列相乘，以产生具有N/(N-K-F)*Fin的平均频率的脉冲序列。
更准确地，在出现当前选定信号Si的下降沿时，将选择器40的指示器R旋转达到K个抽头连接的量，以产生具有[N/(N-K)]*Fin的频率的序列脉冲。类似地，在出现当前选定信号Si的下降沿时，将指示器R旋转达到K+1个抽头连接的量，以产生具有[N(N-K-1)]*Fin的频率的序列脉冲。
因此，通过将旋转与K和K+1相乘，将脉冲序列Sout的平均频率设定为[N(N-K-F)]*Fin，其中，分数F确定将旋转与K和K+1相乘的方式。
为了作为示例，将乘法过程在图6中用K＝1和F＝0.25示出。如由虚线箭头170所示，在信号S1的下降沿，将指示器R旋转1，并且相位选择器40选择信号S2。在信号S2的下一个下降沿，将指示器R旋转1，并且相位选择器40选择信号S3，如虚线箭头171所示。在信号S3的下一个下降沿，将指示器R旋转2，并且相位选择器40选择信号S5，如箭头172所示。在信号S5的下一个下降沿，将指示器R旋转1，并且相位选择器40选择信号S6，如箭头173所示。在信号S6的下一个下降沿，将指示器R旋转1，并且相位选择器40选择信号S1。在发生器4工作的同时，连续地重复该选择过程。在该示例中，省略了信号S4。
由这种旋转命令的序列产生的相应脉冲序列Sout如图6的底部所示。序列Sout的两个下降沿之间的时间间隔当指示器R旋转1时等于5*Te，并且当指示器R旋转2时等于4*Te。将序列Sout的两个连续下降沿之间的时间间隔的这种修改认为是应该有电路6来减小的相位噪声。
并行地，在阶段180中，积分器70对序列Sout进行积分以建立不连续的锯齿信号S。更准确地，在步骤182中，累加器70建立已数字积分的脉冲序列St。序列St具有收敛于常数的平均值。例如，累加器76在序列Sout的每一个下降沿将已累加的值递增N-K-F，并且在每一个时间间隔Te将已累加的值递减1。在每一个时间间隔Te时输出已累加的值。在其中N＝6，K＝1以及F＝0.25的具体情况下，所得到的信号St如图7所示。交叉表示形成信号St的离散点。
参考图7，在信号Sout的第一个下降沿时，将已累加值递增4.75。在第一时间间隔Te之后，将已累加值递减到3.75。在第二和第三时间间隔Te之后，分别将已累加值递减到2.75和1.75。在第四时间间隔Te结束时，将已累加值递减到0.75。然后，在下一个时间间隔Te期间，将已累加值递增4.75，并且递减1，使得所得到的已累加值等于4.5。
如图7所示，时域中序列Sout的下降沿的位移(如图6中的圆圈所示)不会改变锯齿信号St的下降斜率。因此，信号St的下降斜率和基准电平Vref之间的交叉点被恰好等于时间段Tout的时间间隔规律地间隔开。
与信号St的建立并行地，在步骤190时，检测器94确定已积分脉冲序列与基准电平Vref相交期间的离散时间间隔。
首先，在操作192中，检测器94将信号St偏移等于基准电平值的量。这里，偏移电路98将信号St偏移等于(N-K-F)/2的值。然后，在操作194期间，选择器100选择刚好在0以上和以下的信号S0的两个点。在操作194器件，比较器106比较存储在存储器102和104中的值的符号。如果在存储器102中保存的值是负的，并且在存储器104中保存的值是正的，比较器106触发内插器90的激活。否则，没有将激活命令发送到内插器90，并且内插器90保持处于复位状态。
图7示出了由选择器100选定的两个点P1和P2。这些点P1和P2与信号St与基准电平Vref相交期间的离散时间间隔相对应。
在步骤200中(图5)，当将内插器90激活时，内插器90在两个选定点P1和P2之间对信号St进行内插，以输出该线性内插作为模拟信号。
参考图8，在步骤202中(图5)，控制器130在第一时间间隔Te期间用正电流I1对电容器140充电。更准确地，在操作202期间，将开关152和146接通，并且将开关148和150断开，并且控制器130对电流源134进行调整，使得电流I1的强度直接与点P1的值成比例。例如，这里电流I1的强度等于点P1的值。因此，在第一时间间隔Te期间，对电容器140充电，并且在第一时间间隔Te结束时，由内插器90输出的电压直接与点P1的值成比例。在第一时间间隔结束时，将开关146和152断开，并且将开关148和150接通。控制器13还对电流源134进行调整，以获得放电电流I3。在步骤204中，根据以下关系设定电流I3的强度I3＝I2-I1(3)其中“I1”是减小直到2Te为止的电流I1的强度；以及“I2”是电流I2的强度，与点P2的值直接成比例，并且将其增加到3Te。
电流I1和I2的强度与点P1和P2的值之间的比例分别应该相同。因此，这里，电流I2的强度等于点P2的值。
在第二时间段Te期间，将电容器140从与点P1的值成比例的电压值放电到与点P2的值成比例的电压值。信号S的模拟下降斜率如图7的粗线所示。
在步骤210中，比较器72将信号S与0进行比较。在步骤212中，每次信号S与0相交时，比较器72触发上升沿。因此，比较器72建立了输出脉冲序列S’out，具有Fout的频率和与Sout的相位噪声相比减小的相位噪声。
在步骤220中，在内插步骤200结束时，积分器70自动地切换到复位状态220。更准确地，在状态220中，将电容器140完全地放电。例如，控制器130断开开关148和152，接通开关146和150，并且对断路器154进行开关以将电容器140的两个板142和144接地。在复位状态期间，禁用电流源134。
因为在每一个周期期间对积分器70进行复位，电路6从一个周期到另一个周期不对积分错误进行累积。由于相同的原因，不需要脉冲序列Sout具有相同长度，如WO 97/30516中描述的设备所要求的那样。
此外，因为从频率发生器中直接读取脉冲序列Sout的平均时间段值并且不进行计算，电路6比WO 97/30516中的电路快。
许多附加实施例是可能的。例如，可以将发生器4用使用直接数字合成代替数字锁定回路的发生器来代替。给出用于产生已数字积分的脉冲序列的值“1”和“N-K-F”仅为了说明的目的。可以选择其他值，只要为已数字积分的脉冲序列的平均值收敛于常数值。
在另一个实施例中，可以取消偏移电路98。在该另一个实施例中，比较器106应该适合于确定基准电平VS以上或以下的值。在该实施例中，比较器72使用的基准电平Vref不等于0。
可以用其他电路结构实现数字模拟线性内插器90的功能。例如，可以用相位内插器来代替内插器90。相位内插器在信号S与基准电压VS相交时直接产生上升沿，所以在该实施例中取消了比较器72。
权利要求
1.一种抖动减小电路，用于减小脉冲序列中的相位噪声，所述电路包括可复位积分器(70)，用于对脉冲序列进行积分；比较器(72)，用于将已积分脉冲序列与基准电平进行比较，并且用于产生具有已减小相位噪声的已改进脉冲序列；以及交叉时间间隔检测器(94)，配置成用于确定已积分脉冲序列与基准电平相交期间的离散时间间隔，并且用于在两个连续确定的离散时间间隔之间对所述积分器进行复位。
2.根据权利要求1所述的电路，其中，积分器包括累加器(76)，适用于由连续的离散点产生已数字积分的脉冲序列，所述已数字积分的脉冲序列包括具有斜坡的锯齿信号的形状，并且其中，交叉时间间隔检测器包括选择器(100)，适用于在已数字积分的脉冲序列的每一个斜坡中选择基准电平以上的一个点和基准电平以下的一个点，这些点与离散时间间隔的边界相对应。
3.根据权利要求2所述的电路，其中，积分器包括数字模拟线性内插器(90)，用于在两个选定点之间对已数字积分的脉冲序列进行内插，并且输出线性内插的结果作为模拟信号。
4.根据权利要求3所述的电路，其中，线性内插器具有三角形脉冲响应。
5.根据权利要求3或4所述的电路，其中，内插器包括电容器(140)和可调电流源(134)，以便采用具有与选定点之间的差成比例的值的电流对所述电容器进行充电或放电。
6.根据权利要求5所述的电路，其中，内插器包括开关，以便将电容器连接到基准电压，从而对内插器进行复位。
7.根据任一前述权利要求所述的电路，其中，所述电路包括读取器(110)，用于读取已改进脉冲序列的平均频率，以及积分器，适合于使用读取值来对脉冲序列进行积分。
8.一种频率合成器，包括频率发生器(4)，包括控制字以固定已产生的脉冲序列的平均频率；以及根据任一前述权利要求所述的抖动减小电路(6)，用于减小已产生的脉冲序列的相位噪声，其中，所述抖动减小电路适合于读取控制字，并且适合于使用所述控制字以对已产生的脉冲序列进行积分。
9.根据权利要求8所述的合成器，其中，频率发生器包括延迟锁定回路(10)，所述延迟锁定回路(10)具有多个延迟单元以移动初始脉冲序列的相位，每一个延迟单元均具有输出，并且其中，所述抖动减小电路包括与所述延迟单元的每一个输出相连的组合器(80)，以产生比初始脉冲序列的频率高N倍的频率的时钟信号，以对所述抖动减小电路的累加器进行时钟控制，N是严格大于1的整数。
10.一种操作根据权利要求1至7任一项所述的抖动减小电路的方法，其中，所述方法包括步骤(190)，在已积分脉冲序列与基准电平相交期间确定离散的时间间隔；以及步骤(220)，在连续地确定的两个离散时间间隔之间对所述积分器进行复位。
全文摘要
公开了一种抖动减小电路，用于减小脉冲序列中的相位噪声，所述电路包括可复位积分器(70)，用于对脉冲序列进行积分；比较器(72)，用于将已积分脉冲序列与基准电平进行比较，并且用于产生具有已减小相位噪声的已改进脉冲序列；交叉时间间隔检测器(94)，配置用于确定已积分脉冲序列与基准电平相交期间的离散时间间隔，并且用于在两个连续确定的离散时间间隔之间对所述积分器进行复位。
文档编号H03L7/08GK101065900SQ200580040517
公开日2007年10月31日 申请日期2005年11月10日 优先权日2004年11月26日
发明者帕斯卡·菲利普 申请人:皇家飞利浦电子股份有限公司