SerDes系统的制作方法

本实用新型涉及数据通信。

背景技术：

在过去几十年中，通信网络的使用迅速发展。在互联网的初期，受欢迎的应用被局限于电子邮件、公告栏和主要地基于信息和文本的网页冲浪，并且传送的数据量往往相对较小。今天，互联网和移动应用需求大量的带宽，用于传送照片、视频、音乐和其它多媒体文件。例如，社交网络像Facebook每天处理超过500TB数据。就对数据和数据传送的如此高的需求而言，现有的数据通信系统需要被改进，以解决这些需要。对于高数据通信应用，常常使用具有时钟和数据恢复模块的串行器/解串器(“SERDES”或“SerDes”)。

技术实现要素：

数据通信中的挑战之一是提供高速和低延迟时钟和数据恢复(CDR)。通常，需要由SerDes处理的输入数据常常在高宽带(例如，如在25GbE标准中所描述的25Gbps)处，但由接收模块的处理速度限制以其可以处理输入数据(例如，以恢复时钟进行采样)的速度。例如，在光数据通信系统中，SerDes在高速数据源(例如，数据储存器)和光通信链路之间提供处理接口。

本实用新型提供了一种SerDes系统，该系统包括：参考时钟；第一通信通道，被配置为以第一数据速率处理第一数据流，并且使用输出时钟信号传输第一采样数据流，该第一数据流由第一数据速率表征；第二通信通道，被配置为以第二数据速率处理第二数据流，并且传输第二采样数据流；以及接口管理模块，被配置为提供控制信号；其中，第一通信通道包括：接收器模块，包括采样模块和PLL，并且被配置为对第一数据流采样，采样模块包括第一采样管线和第二采样管线，该第一采样管线被配置为以第二数据速率提供对第一数据流的采样，第二数据速率是第一数据速率的一小部分；FIFO缓冲器，被配置为储存来自接收器模块的采样数据；传输模块，被配置为以输出数据速率传输第一采样数据流。

FIFO缓冲器包括相位对齐模块。

FIFO缓冲器包括抖动消除模块。

该SerDes系统还包括耦接到所述接收器模块的所述输出的误差计数器。

接口管理模块包括MDIO或I2C接口，其中，所述传输模块包括光通信接口。

PLL被配置为生成恢复的时钟信号。

接收器被配置为提供所述输出时钟信号。

第二数据流使用所述输出时钟信号传输。

该SerDes系统进一步包括电源抑制(PSRR)调整器。

该SerDes系统进一步包括第三通信通道和第四通信通道。

采样模块进一步包括四个采样管线，每个以所述第一数据速率的四分之一进行操作。

根据另一个实施方式，本实用新型提供了SerDes系统，包括：参考时钟；第一通信通道，被配置为以第一数据速率处理第一数据流，并且使用输出时钟信号传输第一采样数据流，第一数据流由第一数据速率表征；第二通信通道，被配置为以第二数据速率处理第二数据流，并且传输第二采样数据流；以及接口管理模块，被配置为提供控制信号；其中，第一通信通道包括：接收器模块，包括采样模块和PLL，并且被配置为对第一数据流采样，采样模块包括第一采样管线和第二采样管线，第一采样被配置为以第二数据速率提供对第一数据流的采样，第二数据速率是第一数据速率的一小部分，第一采样管线包括感测放大器和充电泵；传输模块，被配置为以输出数据速率传输第一采样的数据流。

接收器模块进一步包括均衡器模块，所述均衡器模块包括两个或更多CTLE。

接收器模块进一步包括自动归零DAC；并且其中，所述第一采样管线和所述第二采样管线在预定采样位置对齐。

本实用新型提供的SerDes系统具有高速低延迟时钟和数据恢复。

附图说明

图1是示出根据本实用新型的实施方式的SerDes的简化框图。

图2是示出根据本实用新型的实施方式的发生器的简化图。

图3A是示出根据本实用新型的实施方式的接收器的简化图。

图3B是示出根据本实用新型的实施方式的交错采样时钟的简化图。

图4是示出根据本实用新型的实施方式的均衡器的简化图。

图5是示出根据本实用新型的实施方式的功率管理系统的简化图。

具体实施方式

本申请涉及数据通信。更具体地，本实用新型的实施例提供了SerDes系统，该SerDes系统包括使用时钟信号对齐的多个通信通道。通信通道中的每个包括接收器、缓冲器和传输器。接收器使用用于数据采样和时钟恢复的多个采样通道。采样的数据被储存在缓冲器处，并且由传输器进行传输。还有其它实施例。

根据实施例，本实用新型提供了SerDes系统。该系统包括参考时钟。该系统还包括第一通信通道，该第一通信通道被配置为以第一数据速率处理第一数据流，并且使用输出时钟信号传输第一采样数据流。第一数据流由第一数据速率表征。该系统还包括第二通信通道，该第二通信通道被配置为以第二数据速率处理第二数据流，并且传输第二采样数据流。该系统额外地包括接口管理模块，该接口管理模块被配置为提供控制信号。第一通信通道包括接收器模块，该接收器模块包括采样模块和PLL。接收器被配置为对第一数据流采样。采样模块包括第一采样管线和第二采样管线。第一采样管线被配置为以第二数据速率提供对第一数据流的采样。第二数据速率是第一数据速率的一小部分。第一通信通道还包括FIFO缓冲器，该FIFO缓冲器被配置为储存来自接收器模块的采样数据。第一通信通道额外地包括传输模块，该传输模块被配置为以输出数据速率传输第一采样数据流。

根据另一个实施例，本实用新型提供了SerDes系统，该SerDes系统包括参考时钟。系统还包括第一通信通道，该第一通信通道被配置为以第一数据速率处理第一数据流，并且使用输出时钟信号传输第一采样数据流。第一数据流由第一数据速率表征。系统还包括第二通信通道，该第二通信通道被配置为以第二数据速率处理第二数据流，并且传输第二采样数据流。系统额外地包括接口管理模块，该接口管理模块被配置为提供控制信号。第一通信通道包括接收器模块，该接收器模块具有采样模块和PLL，并且被配置为对第一数据流采样。采样模块包括第一采样管线和第二采样管线。第一采样被配置为以第二数据速率提供对第一数据流的采样。第二数据速率是第一数据速率的一小部分。第一采样管线包括感测放大器和充电泵。第一通信通道还包括传输模块，该传输模块被配置为以输出数据速率传输第一采样数据流。

根据另一个实施例，本实用新型提供了SerDes系统，该SerDes系统包括第一通信通道，该第一通信通道被配置为以第一数据速率处理第一数据流，并且使用输出时钟信号传输第一采样数据流。第一数据流由第一数据速率表征。系统还包括第二通信通道，该第二通信通道被配置为以第二数据速率处理第二数据流，并且传输第二采样数据流。系统额外地包括接口管理模块，该接口管理模块被配置为提供控制信号。第一通信通道包括接收器模块，该接收器模块包括采样模块和PLL，并且被配置为对第一数据流采样。采样模块具有第一采样管线和第二采样管线。第一采样管线被配置为以第二数据速率提供对第一数据流的采样。第二数据速率是第一数据速率的一小部分。第一采样管线包括感测放大器和充电泵。第一采样管线和第二采样管线基于预先确定的对齐为时间交错的。PLL被配置为至少基于第一数据流提供恢复时钟信号。第一通信还包括传输模块，该传输模块被配置为以输出数据速率传输第一采样数据流。

数据通信中的挑战之一是提供高速和低延迟时钟和数据恢复(CDR)。通常，需要由SerDes处理的输入数据常常在高宽带(例如，如在25GbE标准中所描述的25Gbps)处，但由接收模块的处理速度限制以其可以处理输入数据(例如，以恢复时钟进行采样)的速度。例如，在光数据通信系统中，SerDes在高速数据源(例如，数据储存器)和光通信链路之间提供处理接口。在各种实施例中，本实用新型提供了CMOS、在100Gbps四CDR或变速箱应用内使用的通道独立10-30Gbps无参考时钟SerDes。

呈现以下描述以使得本领域中的普通技术人员能够制作和使用本实用新型，并且将其结合到特定应用的情况中。对于本领域中的这些技术人员来说，不同应用中的各种修改以及各自使用将显而易见，并且本文中限定的普遍原理可以被应用于广泛范围的实施例。如此，本实用新型不旨在被局限于所呈现的实施例，而要符合与本文中所公开的原理和新颖特征一致的最宽泛的范围。

在以下详细描述中，阐述了许多具体细节，以便提供本实用新型的更透彻的理解。然而，对于本领域中的技术人员来说将显而易见的，可以实践本实用新型，而不一定要局限于这些具体细节。在其它情况下，以框图的形式而没有详细示出了众所周知的结构和设备，以便避免本实用新型变得不清楚。

读者的注意力被引导到与本说明书同时提交的全部文件和文献以及与本说明书一起对公众开放查阅的文件和文献，并且全部此类文件和文献的内容以引用方式结合在本文中。在本说明书中公开的全部特征(包含任何随附权利要求、摘要和附图)可以由用于相同、等效或类似目的的供选择的特征替换，除非另有明确说明。如此，除非另有明确说明，否则所公开的每个特征仅是一系列等效或者类似的特征中的一个示例。

而且，未明确陈述用于实行指定功能的“装置”或用于实行指定功能的“步骤”的权利要求书中的任何元件不应解释为如35U.S.C.第112节第6段中所指定的“装置”或“步骤”条款。特别地，本文中权利要求中使用“…的步骤”或“…的动作”不旨在要援引35U.S.C.第112节第6段的规定。

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如上面所提到的，本实用新型的实施方式提供了用于数据通信的SerDes系统。图1是根据本实用新型的实施方式例示SerDes的简化框图。该图仅是示例，该图不应不适当地限制权利要求的范围。本领域中的普通技术人员将认识到很多变形、替代方式和修改。如在图1中可以看到的，SerDes系统包括四个通信通道、接收器、缓冲器和传输器。例如，在上部的通信通道包括以25Gbps的速率接收引入数据的接收器101。除了别的以外，接收器101包括允许并行地处理引入数据的时间交错采样器和充电泵。在各种实施方式中，为了支持每个通道异步/同步操作和宽频范围，在无参考时钟CDR中使用每通道接收器锁相回路(PLL)和每通道传输器PLL架构。接收器(例如，接收器101)对数据进行均衡，并且在没有参考时钟辅助初始锁定的情况下，接收器PLL从数据中恢复时钟。例如，由通信通道的传输器使用公共参考时钟104，而不由用于实行CDR的接收器使用公共参考时钟104。因为异步的和(或甚至)不同的数据速率操作的每个通信通道指出每个通道具有独立的接收器和传输器PLL的需要，所以多通道CDR被用于各种应用。恢复的时钟信号被用于对引入数据进行采样，并且采样数据被储存在缓冲器102处。额外地，来自接收器的恢复时钟信号被发送到传输器的PLL，用于抖动清除，并且由传输器重新生成串行数据。可以使用先进先出缓冲器实施缓冲器102，先进先出缓冲器使由接收器101采样的数据对齐，并且根据需要去除抖动。例如，缓冲器102包括数字FIFO，该数字FIFO被配置为在接收器101和传输器103之间使用，以去除同步操作中的动态倾斜。应当理解，PLL每通道架构中的主要挑战中的一个是电/磁串音的遏制。为了管理串音，采用了VCO拓扑结构选择、封装/芯片级基底路由的精细管理、片上去耦和、具有改进的中高频段电源抑制的电源隔离和电压调整，和/或其它技术的组合。MDIO和I2C接口120提供传输器和接收器的控制，以及诊断和调试模式的选择。自激低频弛缓振荡器向数字逻辑提供低精度功能时钟。

应当理解，可以以各种方式实施如图1中所示的传输器103。图2是根据本实用新型的实施方式例示传输器的简化图。该图仅是示例，该图不应不适当地限制权利要求的范围。本领域中的普通技术人员将认识到很多变形、替代方式和修改。更具体地，图2中所例示的传输器具有半速率异步架构。3.5GHz的八个数据流被多路复用成14.0GHz数据对，随后使用两个PLL时钟相位，14.0GHz数据对被交错成28Gbs数据流。基于窄带LC-VCO的PLL被用于抖动清除和时钟相位生成。模拟占空比校正被用于使传输器输出上的确定性抖动最小化。输出级被实施作为提供多个摆幅设置的较小的基本结构和具有8个级别的后标记和4个级别的前标记去加重的3抽头FIR滤波器的多个实例。去加重提供高通滤波器功能，以补偿管线损耗，并且去加重的最大级别是具有5％的分辨率的15％(前标记)和35％(后标记)。这些范围充分提供与现有的接收器的兼容性，而不用综合均衡。管线驱动器为电压模式，以使功率消耗最小化，并且具有包含片上电感的微调串联端接，以优化高频回波损耗(具有封装在10GHz处＜-10dB)。管线驱动器和交错器级由单独的调整器馈电，以使板级噪声注入和自感应电源中断两者最小化。两个调整器被用于使依赖数据的噪声贡献与时钟电路，以及较大的循环平稳噪声源(时钟缓冲器)与主数据路径隔离，并且用于减少以不同的数据速率运行的PLL通道之间的耦合。

如图1所示，传输器处理由接收器采样的数据，并且以25Gbps每通信通道传输采样数据，25Gbps每通信通道是非常高的速度，并且如此对接收器处理采样速度提出了高的要求。根据各种实施方式，接收包括交错采样块，以提供高带宽低延迟CDR。接收器利用基于无参考时钟、四分之一速率、环形振荡器的PLL，基于无参考时钟、四分之一速率、环形振荡器的PLL在时钟恢复回路内，提供可以满足100GE、100GBASE-LR4和OTL4.4抖动容差要求(例如，在100KHz处5UI和在10MHz处0.05UI)的数字频率锁定和数字倾斜校正(在数据和用于低功率的边缘时钟采样选通脉冲之间)。根据该实施方式，可以以各种方式实施倾斜校正，各种方式诸如在2015年5月18日提交的标题为“SKEW CORRECTION FOR SERDES RECEIVERS”的美国专利申请No.14/715,494中描述的技术，该专利申请通过引用结合于此。例如，在2015年4月24日提交的标题为“FREQUENCY ACQUISITION FOR SERDES RECEIVERS”的美国专利申请No.14/696,326中描述了不具有参考时钟的频率捕获，该专利申请通过引用结合于此。接收器还包括DAC控制延时单元，以在数据和边缘时钟之间创建系统可编程延时。接收器的PLL使用用于积分路径的数字回路和用于比例路径的模拟回路。接收器PLL使用环形VCO(而不是LC-VCO)支持宽调谐范围，并且使PLL牵引/耦合最小化。接收器PLL生成用于28Gbs操作的四个正交7.0GHz相位。在启动时由数字算法校准接收器的正交相位误差。在各种实施方式中，T-线圈和校准的电阻终端被用于优化回波损耗。

在各种实施方式中，接收器PLL使用调整器以仅减少循环平稳抖动贡献(PLL和时钟发生器)。接收器用可编程峰化和可编程频率对10Gbps-28Gbps串行数据进行均衡。PLL锁定到存在于后均衡眼中的数据边缘上。在每个通道中，以四分之一速率配置，以7GS/s使用4个数据采样器、4个边缘采样器和个眼睛扫描采样器。额外的电路被用于实施无损的、异步眼睛扫描诊断。

图3A是根据本实用新型的实施方式例示接收器的简化图。该图仅是示例，该图不应不适当地限制权利要求的范围。本领域中的普通技术人员将认识到很多变形、替代方式和修改。如图3A所示，接收器300包括用于接收引入数据的端子。例如，端子连接到数据通信链路或数据源(例如，硬件驱动)，数据通信链路或数据源(例如，硬件驱动)可以包括光通信链路、数据总线或其它类型的通信链路。端子被连接到连续时间线性均衡(CTLE)模块。例如，CTLE可以被实施作为均衡器模块。作为示例，CTLE的“输出”通常包括正输出和负输出，作为一对输出。CTLE被连接到采样块310，采样块310是时间交错的。额外地，CTLE被连接到DEMUX模块，DEMUX模块提供数字输出。在各种实施方式中，使用CTLE校正感测放大器，如在2015年7月13日提交的标题为“OFFSET CORRECTION FOR SENSE AMPLIFIER WITH CONTINUOUS TIME LINEAR EQUALISER”的美国专利申请No.14/798,308中所描述的，该专利申请通过引用方式结合于此。根据各种实施方式，采样块310包括四组交错感测放大器组、早/迟检测器和充电泵。

图3B是根据本实用新型的实施方式例示交错采样块的简化图。该图仅是示例，该图不应不适当地限制权利要求的范围。本领域中的普通技术人员将认识到很多变形、替代方式和修改。如图3B所示，采样块310包括四个采样通道，并且采样通道中的每个包括感测放大器、早/迟检测器和充电泵。采样通常涉及两个或更多采样器。例如，每个通道的感测放大器可以包括数据感测放大器和边缘数据放大器，其中数据感测放大器被用于数据采样，并且边缘感测放大器被配置为边缘采样。应当理解，数据感测放大器和边缘感测放大器一起放大从均衡器模块接收的数据。感测放大器被连接到早/迟检测器。检测器(或有时被称为“早/迟检测模块”)被配置为确定引入数据是早的还是迟的，这通常以相位进行测量。例如，早/迟检测器包括用于确定引入数据是早采样的还是迟采样的偏移检测机构。如上面所提到的，引入数据(例如，从图3A中的输入端子所接收到的)往往处于高速率(例如，25Gbps、28Gbps或甚至更高)，这很难处理和提供CDR。通过，对四个通道交错采样(不同数量的通道也是可能的)，可以使用采样速率。例如，对于在28GHz处的引入数据，采样通道中的每个仅需要在7GHz下操作。例如，对于由7GHz频率所赋予的采样窗口，四个通道中的每个分别在如图所示的它们的对应的采样位置1、采样位置2、采样位置3和采样位置4处进行采样，当以时间交错的方式操作时，在28GHz处有效采样。由每个通道的早/迟检测器和充电泵提供采样对齐和数据保持。在各种实施方式中，确定采样序列和对齐。例如，耦接到采样块的VCO提供用于间隔采样过程的延时，并且相应的早/迟检测器根据需要提供对齐。根据实际采样频率，在启动校准过程期间，可以调节在四个采样通道中的采样窗口的间隔。例如，VCO接收关于采样频率的数字码。

现在回过来参考图3A，在各种实施方式中，回路滤波器、VCO和可编程延时电路是被配置为提供时钟信号恢复的PLL的一部分。PLL的输出包括被提供到如图所示的数据感测放大器和边缘感测放大器的恢复的时钟信号。由感测放大器采样的数据被提供到DEMUX模块。额外地，因为恢复的时钟信号对应于由感测放大器采样的数据，所以在数据传输过程期间，使用由PLL生成的恢复的时钟信号。

然后，恢复的数据将以输出时钟频率进行传送，输出时钟频率与恢复的时钟信号的频率不同。这样做，传输(TX)驱动器可以被用于以由传输(TX)PLL提供的输出时钟频率传送输出数据。在各种实施方式中，TX PLL提供频率倍增，其中与恢复的时钟信号的频率相比，输出时钟频率可以更高。例如，传输驱动器被实施作为图2中所示的传输器的一部分。

图4是根据本实用新型的实施方式例示均衡器的简化图。该图仅是示例，该图不应不适当地限制权利要求的范围。本领域中的普通技术人员将认识到很多变形、替代方式和修改。如图4所示，均衡器具有三个级联增益级，该三个级联增益级具有可配置的极点-零点位置和带宽，在大约14GHz处产生增益峰值～20dB。CTLE的第一两级被用于峰化，并且第三级被用作限制放大器。由两个电容器和两个电阻器可调节的连续时间线性均衡器(CTLE)提供恰当的均衡，而不会遭受判决反馈均衡器(DFE)的功率损失。共模反馈(CMFB)被用于各自地对两个均衡器级进行偏置。偏差校准被应用于两个均衡器级和数据采样器。可编程复位定序器选择偏差校准模式，并且发起自动归零。均衡适应算法是数字连续时间，并且使后标记对符号响应的贡献最小化，而通过调谐电容器C1、电容器C2和电阻器R1、电阻器R2，补偿信道损耗和接收器前端的温度依赖性。例如，在2015年4月6日提交的标题为“CONTINUOUS TIME LINEAR EQUALIZATION FOR CURRENT-MODE LOGIC WITH TRANSFORMER”的美国专利申请No.14/679,934中，描述了CTLE均衡，该专利申请通过引用结合于此。在某些实施方式中，CTLE提供在2015年4月8日提交的标题为“DATA RATE PROGRAMMING USING SOURCE DEGENERATED CTLE”的美国专利申请No.14/681,989中描述的速率编程，该专利申请通过引用结合于此。

根据各种实施方式，图1中所例示的SerDes系统包括功率管理系统。例如，功率管理系统提供调整器电源抑制(PSRR)，该调整器电源抑制(PSRR)对于减少高速CMOS SerDes中的确定性抖动很重要。图5是根据本实用新型的实施方式例示功率管理系统的简化图。该图仅是示例，该图不应不适当地限制权利要求的范围。本领域中的普通技术人员将认识到很多变形、替代方式和修改。例如，功率管理系统被实施用于与SerDes系统的接收器和传输器一起操作。在各种实施方式中，功率管理系统利用具有高频前馈注入的基于CMOS的低漏失调整器。在各种操作PVT条件下，漏失是低于-100mV。高达15GHz获得PSRR超过30dB，使系统集成容易，并且增强链路性能。调整器设计许可使用多个例示，以改进传输器、接收器和PLL中的隔声。