一种DDC控制器及相应的中频信号接收处理器的制作方法

本发明涉及基于软件无线电技术的可重构无线接收设备，尤其涉及利用fpga实现的可重构无线接收设备。

背景技术

随着移动通信技术的发展，越来越多的应用需要基站设备能够支持多通信场景、以及多通信制式。然而不同通信制式之间所采用的频率范围、信道带宽、噪声指标、线性度指标、接收灵敏度等存在差异，致使现有技术通常针对各种通信制式分别设置对应的基站。换句话说，现有的基站设施其硬件通常仅适用于一种特定的通信制式，例如仅支持2g或3g或4g标准，支持不同通信制式的基站之间相互独立、硬件复用率低，因而无法实现对通信资源的共享。

目前，仅有少部分的研究提出可以通过为基站的硬件架构引入软件无线电技术(softwaredefinedradio，sdr)来克服上述问题。该技术可被总结为针对基站设置统一的硬件设施，根据网络环境的需要通过软件调动相应的模块组件来实现对通信系统或装置的重构。广义上来说，可重构是指一个系统的硬件或者软件模块，能根据变化的控制流对系统结构和算法进行重新配置或设置。一个可重构系统的基本特征是系统中有若干个可重构部件，通过可重构互联结构组成一个完整的系统。可重构是指信号处理系统中的硬件模块或者功能模块可以根据需要重新配置。

针对基站中各种部件和结构进行重构的方案仍处于起步阶段，目前仅有极个别现有文献中提到可以采用现场可编程门阵列(fieldprogrammablegatearray，fpga)器件作为基站中的信号处理器，以利用fpga的特性来实现各种通信业务。图1示出了上述fpga器件的示意图，其中fpga1中具有业务处理逻辑模块4(即可重构模块)，由该模块配置软核cpu2调用fpga1外部硬件(flash5)中所存储的相应业务类型，以通过软核cpu2执行相应的通信业务。然而，已有的各种文献中仅简单地描述了上述利用fpga器件实现重构的原理以及重构所采用的虚拟框架结构，并没有公开实现重构的具体实施细节。

技术实现要素：

因此，本发明的目的在于克服上述现有技术的缺陷，提供一种ddc控制器，包括：

i路和q路的可重构滤波器组；

ddc通道控制器，用于调控所述滤波器组的抽取倍数。

优选地，根据所述ddc控制器，其中所述滤波器组包括：

至少一个滤波元件；以及

与所述滤波元件连接的多路选择器，用于接受所述ddc通道控制器的控制，使得if信号通过所选择的滤波元件。

优选地，所述ddc控制器，其中所述滤波元件包括从下组中选出的元件：fir滤波元件、cic滤波元件、hb滤波元件。

优选地，所述ddc控制器，其中所述ddc通道控制器用于将所述滤波器组的抽取倍数设置为等于或略大于if信号的速率与目标基带速率的比值。

优选地，所述ddc控制器，其中所述ddc通道控制器用于控制所述多路选择器选通的路径，使得if信号所通过的各个滤波元件的等效抽取倍数等于或略大于所述if信号的速率与目标基带速率的比值。

优选地，所述ddc控制器，在所选择的滤波元件中，cic滤波元件的抽取率x<32，hb滤波元件的抽取率n<4，fir滤波元件的抽取率y<20。

优选地，所述ddc控制器，包括：

具有两条路径的第一多路选择器，一条路径被连接至抽取倍数为5的第一cic滤波器组件，另一条路径直接通过；

抽取倍数为3的第二cic滤波器组件；

抽取倍数为2的第一hb滤波器组件；

具有两条路径的第二多路选择器，一条路径被连接至抽取倍数为2的第二hb滤波器组件，另一条路径直接通过；

具有两条路径的第三多路选择器，一条路径被连接至抽取倍数为15的第一fir滤波器组件，另一条路径被连接至抽取倍数为10的第二fir滤波器组件；

其中，所述第一多路选择器、所述第二cic滤波器组件、所述第一hb滤波器组件、所述第二hb滤波器组件、所述第二多路选择器、所述第三多路选择器串联连接。

并且，本发明还提供了一种具有上述任意一项所述ddc控制器的中频信号接收处理器，包括：

多个所述ddc控制器；

adc，用于将模拟的if信号转换为数字信号以输入所述ddc控制器；

参数存储器，用于存储各个ddc控制器的参数，所述参数用于调控所述ddc控制器中所述滤波器组的抽取倍数。

优选地，所述中频信号接收处理器，其中所述参数包括以下一项或多项：所述ddc控制器的频点、基带速率、多路选择器的选通、agc控制参数、高速数据传输目的地址。

优选地，所述中频信号接收处理器，通过fpga实现其中的所述ddc控制器。

与现有技术相比，本发明的优点在于：

可以根据需要来调整变频的抽取率，采用同一套硬件设备便可以支持抽取多种不同带宽的基带信号。在同等条件下，采用本发明的ddc控制器可以大幅降低所需设置的滤波器组的数量。突破了现有技术无法实现基于软件无线电技术的可重构无线接收设备的瓶颈，基于fpga实现了可重构抽取率的中频接收处理器。

附图说明

以下参照附图对本发明实施例作进一步说明，其中：

图1是基于软件无线电技术的可重构基站接收端的结构示意图；

图2示意性地示出了基站接收装置的通用结构；

图3是现有技术中包括具有固定抽取率的滤波器的ddc控制器；

图4示出了根据本发明的一个实施例的ddc控制器的结构示意图；

图5示出了根据本发明又一个实施例的ddc控制器的结构示意图；

图6示意性地示出了根据本发明的一个实施例的中频信号接收处理器。

具体实施方式

下面结合附图和具体实施方式对本发明作详细说明。

图2示出了现有技术中基站接收装置10的通用结构。参考图2，在基站10接收信号时，由天线11接收对应频段的传输信号，利用射频(rf)信号接收处理器12去除所接收传输信号的载波以获得对应的中频信号，由中频(if)信号接收处理器13对中频信号进行滤波筛选以确定所对应的基带信号，最后由基带信号处理器14(计算机)根据所接收信号的通信制式对该基带信号进行解调、解码、纠错等操作。

传统的中频信号接收处理器13通常包括数模转换器(adc)以及数字下变频器(ddc)。在接收到来自射频单元的中频信号后，由adc将该信号转换为数字信号，通过ddc对所获得的数字信号进行滤波以确定相应带宽下的基带信号。

发明人认为，中频信号不受限于载波大小，对于不同的通信制式只需要区分出所采用的基带带宽即可。因而，可以对ddc控制器进行硬件上改进，使其支持不同带宽的滤波功能，并且还可以利用fpga为该ddc控制器提供进行重构的控制信号，以实现如背景技术中提到的基于软件无线电技术的可重构设备。

图3示出了一种现有的ddc控制器的结构，其包括dds101、乘法器102、103、滤波器104、105等。对于输入该ddc控制器的if信号，通过dds101提供的本地振荡信号将其分为彼此正交的两路信号，即i路数据以及q路数据，这两路数据均经过与其对应路径上的cic滤波器106、107、hb滤波器108、109、fir滤波器110、111来降低采样频率，随后通过match滤波器112、113来匹配该if信号所对应的符号，以作为最终的i路数据以及q路数据。发明人发现，现有ddc控制器中的滤波器105、106均具有固定的结构，其中的cic(106、107)、hb(108、109)、fir(110、111)滤波器的抽取率固定，致使该ddc控制器的采样速率固定。每个ddc控制器只能被用于抽取特定带宽的基带信号，为了确定各种带宽的基带信号就必须设置多个具有不同滤波器组合的ddc控制器，导致上述现有技术的硬件复用率低。

举例说明，为了实现同时采用60个并行的ddc通道对if信号进行信号处理，并且每组需要支持5种基带速率，如图3所示出的现有技术需要总共60×5＝300个ddc通道，即需要针对i、q两路数据总共设置2×60×5＝600个滤波器组。基于上述现有的ddc控制器，来实现如背景技术中所设想的通过fpga实现具有ddc控制器的中频信号处理器是极为困难的。这是由于现有的高端fpgak7(xc7k480t)系列的产品最多仅可以支持控制120个滤波器组，无法满足对诸如600个滤波器组进行控制的需求。可见针对滤波器组数的需求，上述现有技术必须采用大容量的fpga器件，然而这样会极大地增加硬件成本，并且还会附加一些其他需要考虑的因素，例如所消耗的pcb面积、功率、及散热等等。

针对上述问题，本发明对现有的ddc控制器进行了改进，提出了一种采样速率可调的ddc控制器，以增加硬件的复用率，减少需要设置的滤波器组的数量。

图4示出了根据本发明的一个实施例所提供的ddc控制器的示意图，该ddc控制器包括包含多路选择器224-237、ddc通道控制器242、cic滤波器204-207、hb滤波器208-211、fir滤波器212-215的滤波器组、匹配滤波器216、217、缓冲控制器218、219、先入先出存储器(fifo)220-223、乘法器202、203以及dds201。在图4中，分别在需要进行选通的各个滤波元件(即cic、hb、fir滤波器)之前及之后均绘制了相应的多路选择器，例如在cic1204之前和之后设置有多路选择器224和226，然而应当理解在本发明中还可以仅在滤波元件之前(或仅在滤波元件之后)设置多路选择器，只要可以实现使得if信号通过所选择的滤波元件即可。可以看到，所述ddc控制器同样采用了通过i和q两路进行处理的方式，与现有技术不同的是本发明在i路和q路所设置的滤波器组的等效抽取倍数可通过各个多路选择器224-237的选通组合而改变，并且本发明还增设了用于根据需要控制所述滤波器组的等效抽取倍数的ddc通道控制器。

在使用时，首先由dds201针对i和q路提供相差90度的振荡信号以与来自adc的if信号相乘，从而获得正交的i路和q路信号。以i路为例，由ddc通道控制器对多路选择器224、226、228、230、232、234进行控制，在图4的示例中cic2206、hb1208为必须选择的滤波器，cic1204、hb2210为可选择的滤波器。if信号将依次经过各个滤波器组件，其将通过多路选择器选择不同的滤波组合方式，例如若ddc通道控制器242指示多路选择器224、226选择通过路径238，则滤波器将不使用cic1204，类似地若ddc通道控制器242指示多路选择器228、230选择hb2210，则滤波器将使用hb2210对if信号进行抽取。在依次经过了各个滤波器组件后，由match滤波器216(即匹配滤波器)对符号进行匹配，利用缓存控制218和先入先出220、221(即fifo)对需要输出的i路的数据进行缓存，并最终输出。与i路相类似，ddc通道控制器控制q路中对应的多路选择器选择相应的滤波器组件。应当理解，i路与q路的差异仅为相位相差90度，因而这两路应当选择抽取倍数相同的滤波组合方式。

下面将结合图4，以一个具体的实例来介绍各自滤波组合对所获得的基带符号速率的影响。假设，图4中的cic1(204、205)、cic2(206、207)、hb1(208、209)、hb2(210、211)的抽取倍数分别为5、3、2、2，fir0(212、214)的抽取倍数为10、fir1(213、215)的抽取倍数为15。则基于图4所示出的ddc，可以将a/d符号速率为94.5msps抽取为不同的目标基带速率，具体内容如下表所示。

表1图4中ddc控制器的滤波组合方式

参考表1，利用不同的滤波组合可以将来自adc转换器的if信号从94.5msps降低到5类基带符号速率。例如，参考表1中的第一行，当同时选择cic1、cic2、hb1、hb2、和fir1时，if信号首先经过抽取倍数为5的cic1被降低到18.9msps，随后经过抽取倍数为3的cic2被降低至6.3msps，以此类推，在经过全部滤波器后总共的抽取倍数为5×3×2×2×15＝900，则经过滤波后的基带符号率应当为94.5×10⁶/900＝105×10³sps，即105ksps。又例如，参考表1中的第三行，当仅选择cic2、hb1、和fir1时，总共的抽取倍数为3×2×15＝90，则经过滤波后的基带符号率应当为94.5×10⁶/90＝1050ksps。

基于图4的ddc控制器，可供选择的抽取倍数为：2×3×15＝90、2×2×3×15＝180、2×3×5×15＝450、2×2×3×5×15＝900、2×3×10＝60。

基于上述ddc控制器的构造，可以极大程度地增加滤波资源的复用率。以时分复用为例，在连续时间内的不同时间段对应于不同基带频率的信号。假设在时间段1、2、3、4、5内，ddc通道需要分别处理符号速率为525ksps、105ksps、210ksps、1050ksps、1575ksps的基带信号，adc输出的if信号的符号速率为94.5msps，则可以由ddc通道控制器控制各个多路选择器，在时间段1内选择cic2、hb1、hb2、和fir1以采用450的抽取倍数使得输出525ksps的基带信号，并且在时间段2内选择cic1、cic2、hb1、hb2、和fir1，在时间段3内选择cic1、cic2、hb1、和fir1，在时间段4内选择cic2、hb1、和fir1，在时间段5内选择cic2、hb1、和fir2。

在本发明中，对应于不同的使用需求，还可以采用具有其他滤波器结构的ddc控制器。

图5示出了根据本发明的又一个实施例所提供的ddc控制器的示意图。在该实施例中，采用了具有大于两路的多路选择器，并且所通过的每一级cic、hb、和fir滤波器均由多路选择器进行选择，图5中配置了两级cic滤波器，每一级cic滤波器中设置有3个cic滤波器(cic1-cic6)；以及两级hb滤波器，每一级hb滤波器中设置有1个hb滤波器(hb1和hb2)；以及一级fir滤波器(fir1和fir2)。假设，图5中的6个cic滤波器的抽取速率各不相同且可被旁路，则两级cic滤波器最多可组合为4×4＝16种不同的抽取率；类似地，两级hb滤波器可组合为2×2＝4种不同的抽取率；fir滤波器作为信号整形滤波，若fir1和fir2抽取倍数不同，则可组合为2种不同的抽取率。针对图5的结构，其最多可提供总共16×4×2＝128种不同的抽取率，可用于抽取128种不同的基带速率。

图4和图5示出了两种具体的实施方式，然而本领域的技术人员应当理解，本发明可以利用多路选择器设置任意恰当的滤波器结构以提供所需的各种抽取倍数，只要所使用的各个滤波器组件抽取倍数的乘积大致等于(一般情况为略大于)a/d符号速率除以目标基带符号速率的结果即可。所采用的ddc控制器中滤波器的抽取率和组合方式可以根据实际所需求的信号速率进行设置。

根据工业设计的经验，本发明中所采用的cic滤波器的抽取率优选为x<32，hb滤波器的抽取率优选为n<4(即2ⁿ<32)，fir滤波器的抽取率优选为y<20(例如10～15倍的抽取率)。

并且，考虑到通常情况下fir滤波器性能优于cic和hb滤波器的性能，尤其是在低通滤波的通道纹波、阻带衰减等性能方面，并且可供实现fir滤波器的资源也更为丰富，因此，为保证抽取后的信号满足性能需求，有必要在滤波器组中，尤其是在滤波器组的最后一级采用fir滤波器对频谱进行整形。如图4和图5所示，在与fir滤波器相连的多路选择器的各条路径上均设置有fir滤波器组件，而未设置直接通过的路径，使得if信号必须通过fir滤波器以达到快速地降低信号速率的效果。

根据本发明的优选实施例，ddc控制器中的各个滤波器组件的排列存在优先顺序，即首先排列cic滤波器和hb滤波器，再排列fir滤波器。这样设计的原因在于，在对if信号进行下变频的过程中，需要对目标信号的频谱进行搬移，并需要满足带宽外的噪声衰减值指标，在此种情况下对fir滤波器的矩形系数要求较高，若在混频之后直接进行fir滤波则需要消耗极大量的计算资源，因此推荐将fir滤波器放置在cic滤波器和hb滤波器之后。

如前文中所述，发明人希望通过fpga的方式实现基于软件无线电技术的可重构ddc控制器，下面将通过以下伪代码来示出如何实现如图4所示出的ddc控制器。应当理解，采用fpga的方式为本发明的优选实施方式，在本发明中还可以采用其他编程语言和可编程设备来实现根据本发明的ddc控制器。

通过本发明上述实施例所提供的ddc控制器，可以根据需要动态地调整滤波组合方式，采用一套硬件设备便可支持多种不同的基带带宽要求，由此增加了滤波器的复用率。若采用与本发明中图4类似复杂度的结构，设置60个并行的ddc通道，并且每个ddc控制器中的每个滤波器组均支持5种不同的基带速率，此时本发明仅需要120个滤波器组，其远小于现有ddc控制器所需的滤波器组的数量(前文中已提到在同等条件下，现有技术需要设置600个滤波器组)。针对本发明设置的120个滤波器组，可以由例如xilinxk7-480tfpga实现。

除上述ddc控制器之外，本发明还提供了一种具有所述ddc控制器的中频信号接收处理器。参考图6，所述中频信号接收处理器包括adc(404、405)、多个通道的ddc控制器(406-408)、参数存储器(409)、cpu(412)、和智能资源管理平台(418)等。上述部分部件可以通过fpga的方式实现，例如通过fpga的方式实现所述ddc控制器，并且由fpga为所述ddc控制器提供用于重构的控制信号。

其中，带通滤波器ifbpf401、403用于对if信号进行滤波；数字放大器dvga402、403用于对输入的信号进行放大；adc404用于将信号从模拟信号转化为数字信号，并且adc-datafifo405用于以先入先出的方式缓存通过adc404的信号；ddc控制器406-408采用本发明在前文中所提供的方案，用于根据需要重构其所包含的滤波器组的抽取率，对来自adc的信号进行滤波以获得所需的基带信号；cpu412用于配置参数以控制各个ddc控制器406-408中滤波器组的抽取率；参数存储器409用于根据所述ddc控制器406-408的结构预先存储用于调整滤波器组的抽取率的相应参数；总线转换模块411用于对cpu412和参数存储器之间的消息进行转换；智能资源管理平台418用于向cpu412提供需要更新的参数。

在开启所述中频信号接收处理器后，可以由智能资源管理平台418通过tcp/ip协议将可重构参数传输至cpu412，例如频点、基带速率、agc控制参数、高速数据传输目的地址等参数。接收到所述可重构参数的cpu412对所述参数进行整合，并通过总线转换模块411将所述参数写入参数存储器409。cpu411得到总线转换模块411的写入完成响应后，通过tcp/ip协议向智能资源管理平台418发送ip数据包告知完成对重构信息的配置。各个ddc控制器406-408通过读取参数寄存器409中的各个参数信息，实现对滤波器组的重构。

所述参数寄存器可以为rom，按照ddc控制器的地址存放相应的参数，下表示出了参数寄存器的存储格式的一个示例。

表2参数寄存器中所存储的参数

参考表2，可以在地址0中存放srio的目的地址、两个dvga的增益控制参数agc2和agc1，在地址1中存放第一个ddc控制器(即通道1)的带宽和频点，在地址2中存放第二个ddc控制器(通道2)的带宽和频点，以此类推。

在使用多通道ddc并行处理接收到的if信号时，由各个ddc控制器根据参数寄存器中的内容，读取与其对应的参数地址，获取频点和带宽。由此，ddc控制器利用获取的频点参数控制dds，以控制该通道需要下变频的信号中心频点，并且利用获取的带宽参数来配置多路选择器的选通，改变数据的滤波器流向通道，从而对不同的基带速率进行变频。

同样以时分复用为例，由于在不同时间段内各个ddc通道所需处理的基带带宽可能并不相同，因此可以由智能资源管理平台将各个时间段的相应参数发往cpu，以针对每个时间段分别设置如表2所示出的参数，例如分别针对时间段1、2、3、4设置表2-t1、表2-t2、表2-t3、表2-t4，并将这些参数存储在参数寄存器中。以一个ddc控制器为例，在时间段1内，其可以读取表2-t1中与其相对于的基带速率，并由该ddc控制器中的ddc通道控制器根据所述基带速率配置各个多路选择器的选通，以达到所需的抽取速率，该抽取速率可以等于或略大于从表2-t1中读取的基带速率。在时间段2内，该ddc控制器读取表2-t2中的其相对应的基带速率，以此类推。

在上述实施例中提供了如表2所示出的具体实施方式，然而应当理解，在本发明中还可以采取其他方式在参数寄存器中存储所需的参数，也可以存储其他种类的参数，只要可以使得各个ddc控制器能够获知在各个时刻需要如何配置多路选择器即可。例如，可以直接存储相应ddc控制器中多路选择器的选通来替代表2中的基带速率。

下面将通过以下伪代码来示出如何实现如图6所示出的中频信号接收处理器。

通过本发明的实施例可以看出，根据本发明所提供的ddc控制器可以根据需要来调整变频的抽取率，采用同一套硬件设备便可以支持抽取多种不同带宽的基带信号。在同等条件下，根据本发明的ddc控制器可以大幅降低所需设置的滤波器组的数量，使得利用现有的fpga产品，例如xilinxk7-480tfpga，便可支持诸如60个并行的ddc通道且每个ddc控制器支持5种不同基带速率的方案。

最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管上文参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。