视频处理系统及视频处理器的制作方法

本发明涉及视频处理及显示技术领域，尤其涉及一种视频处理系统以及一种视频处理器。

背景技术：

目前，常用的视频处理器可以将不同类型或者格式的视频图像经实时图像处理后变成数字视频信号以固定格式进行输出，进而该视频输出到显示装置上显示。然而，受现有视频处理器的输入/输出信道数量的限制，单个视频处理器在处理更多输入/输出信号源时已经越来越难以满足需求。

技术实现要素：

本发明的实施例提供一种视频处理系统及一种视频处理器，以实现更多输入/输出信号源的接入及处理的技术效果。

一方面，本发明实施例提供的一种视频处理系统，包括：

第一视频处理器，包括：

第一可插拔扩展装置，设置有第一接插件和第一级联接口；

第一背板装置，设置有第一视频输入处理装置接口组、第一视频输出处理装置接口组、第一扩展装置接口、第一主控装置接口和第一矩阵交换模块，其中所述第一矩阵交换模块连接所述第一视频输入处理装置接口组、所述第一视频输出处理装置接口组、所述第一扩展装置接口和所述第一主控装置接口，所述第一视频输入处理装置接口组用于连接视频输入处理装置，所述第一视频输出处理装置接口组用于连接视频输出处理装置，所述第一主控装置接口用于连接主控装置，所述第一扩展装置接口连接所述第一接插件；

第二视频处理器，包括：

第二可插拔扩展装置，设置有第二接插件和第二级联接口；

第二背板装置，设置有第二视频输入处理装置接口组、第二视频输出处理装置接口组、第二扩展装置接口、第二主控装置接口和第二矩阵交换模块，其中所述第二矩阵交换模块连接所述第二视频输入处理装置接口组、所述第二视频输出处理装置接口组、所述第二扩展装置接口和所述第二主控装置接口，所述第二视频输入处理装置接口组用于连接视频输入处理装置，所述第二视频输出处理装置接口组用于连接视频输出处理装置，所述第二主控装置接口用于连接主控装置，所述第二扩展装置接口连接所述第二接插件；

其中，所述第二级联接口通过线缆连接所述第一级联接口。

在本发明的一个实施例中，所述第一接插件和所述第一级联接口之间形成有数据通路和控制通路，所述数据通路中设置有中继转发器，且所述中继转发器连接所述第一接插件和所述第一级联接口。

在本发明的一个实施例中，所述中继转发器通过串化器/解串器总线连接所述第一接插件和所述第一级联接口。

在本发明的一个实施例中，所述第一背板装置还包括：第一网络物理层收发器组；第二网络物理层收发器组；第三网络物理层收发器组；第一可编程逻辑器件，连接所述第一主控装置接口、通过所述第一网络物理层收发器组连接所述第一视频输入处理装置接口组、通过所述第二网络物理层收发器组连接所述第一视频输出处理装置接口组、以及通过所述第三网络物理层收发器组连接所述第一扩展装置接口。

在本发明的一个实施例中，所述第一可编程逻辑器件还包括第一控制时序输出接口组和第二控制时序输出接口组，所述第一控制时序输出接口组连接所述第一视频输入处理装置接口组，所述第二控制时序输出接口组连接所述第一视频输出处理装置接口组。

在本发明的一个实施例中，所述第一矩阵交换模块通过多路串化器/解串器总线连接所述第一扩展装置接口。

在本发明的一个实施例中，所述第一背板装置还包括：微控制器电路，包括微控制器和连接所述微控制器的存储器；其中，所述微控制器连接所述第一主控装置接口、所述第一视频输入处理装置接口组和所述第一视频输出处理装置接口组。

在本发明的一个实施例中，所述第一可编程逻辑器件通过存储控制器总线连接所述主控装置接口，所述第一控制时序输出接口组和所述第二控制时序输出接口组中的每一路控制时序输出接口用于输出包含时钟信号、数据使能信号、行同步信号和场同步信号的时序控制信号；所述第一控制时序输出接口组用于输出多路多信号源预监用时序控制信号，所述第二控制时序输出接口组用于输出多路当前播放信号源用时序控制信号。

在本发明的一个实施例中，所述第一背板装置还设置有第一同步锁相器且所述第一同步锁相器连接所述第一扩展装置接口；所述第二背板还设置有第二同步锁相器且所述第二同步锁相器连接所述第二扩展装置接口。

另一方面，本发明实施例提供的一种视频处理器，包括：

可插拔扩展装置，设置有接插件和级联接口；

背板装置，设置有视频输入处理装置接口组、视频输出处理装置接口组、扩展装置接口、主控装置接口和矩阵交换模块，其中所述矩阵交换模块连接所述视频输入处理装置接口组、所述视频输出处理装置接口组、所述扩展装置接口和所述主控装置接口，所述视频输入处理装置接口组用于连接视频输入处理装置，所述视频输出处理装置接口组用于连接视频输出处理装置，所述主控装置接口用于连接主控装置，所述扩展装置接口连接所述接插件；

其中，所述接插件和所述级联接口之间形成有数据通路和控制通路，所述数据通路中设置有中继转发器，且所述中继转发器连接所述接插件和所述级联接口。

在本发明的一个实施例中，所述背板装置还包括：第一网络物理层收发器组；第二网络物理层收发器组；第三网络物理层收发器组；可编程逻辑器件，连接所述主控装置接口、通过所述第一网络物理层收发器组连接所述视频输入处理装置接口组、通过所述第二网络物理层收发器组连接所述视频输出处理装置接口组、以及通过所述第三网络物理层收发器组连接所述扩展装置接口。

在本发明的一个实施例中，所述可编程逻辑器件还包括第一控制时序输出接口组和第二控制时序输出接口组，所述第一控制时序输出接口组连接所述视频输入处理装置接口组，所述第二控制时序输出接口组连接所述视频输出处理装置接口组；所述第一控制时序输出接口组和所述第二控制时序输出接口组中的每一路控制时序输出接口用于输出包含时钟信号、数据使能信号、行同步信号和场同步信号的时序控制信号；所述第一控制时序输出接口组用于输出多路多信号源预监用时序控制信号，所述第二控制时序输出接口组用于输出多路当前播放信号源用时序控制信号。

在本发明的一个实施例中，所述背板装置还设置有同步锁相器、且所述同步锁相器连接所述扩展装置接口。

上述技术方案可以具有如下一个或多个优点：通过在视频处理器中设置可插拔扩展装置，使多个视频处理器之间能够级联以共享信息来构成视频处理系统，从而提高针对多输入/输出信号源工况的处理能力；再者，采用可编程逻辑器件作为数据、命令转发器件，并通过增加网络物理层收发器组等数据物理链路，其可以达到简化控制逻辑之目的并能实现点对点通信，增加了数据传输并行性，从而可以提升产品性能。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例的一种视频处理系统的结构示意图；

图2为本发明实施例的一种可插拔扩展装置的结构示意图；

图3为本发明实施例的一种视频处理器的结构示意图；

图4为本发明实施例的一种背板装置的结构示意图；

图5为图4所示可编程逻辑器件的通信方式示意图；

图6为本发明另一个实施例的一种背板装置的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，本发明一个实施例提供的视频处理系统包括两个视频处理器，其中一个视频处理器10包括有背板装置11、视频输入处理装置13、视频输出处理装置15和可插拔扩展装置16，另一个视频处理器20包括有背板装置21、视频输入处理装置23、视频输出处理装置25和可插拔扩展装置26。其中，背板装置11用于连接视频输入处理装置13、视频输出处理装置15和可插拔扩展装置16；背板装置21用于连接视频输入处理装置23、视频输出处理装置25和可插拔扩展装置26。视频处理器10通过其自身的可插拔扩展装置16与视频处理器20的可插拔扩展装置26经由线缆(例如cxp线缆等)互相连接，以实现信号交互，从而提高针对多输入/输出信号源工况的接入及处理能力。

需要说明的是，本实施例中的级联式视频处理装置仅给出了两个视频处理器级联的情况，可以理解地，具有两个以上类似结构的视频处理器级联所构成的视频处理装置也应当在本发明的保护范围之内。

由于视频处理器10和视频处理器20的结构类似，因此为了便于描述，在下文中仅对视频处理器10的结构进行详细叙述。

具体地，如图2所示，可插拔扩展装置16包括接插件161和级联接口162。级联接口162用于多个视频处理器之间的互相连接，其例如是cxp高速接口，cxp为coaxpress的简称，其是一种非对称的高速点对点串行通信数字接口标准。接插件161连接所述背板装置11以形成数据通路和控制通路，其例如是fci高速接插件，而该数据通路例如采用串化器/解串器总线实现数据传输，同时为了保证数据在高速传输时的完成，优选在数据通路中设置中继转发芯片163对信号进行转发增强。至于控制通路，则其例如是由多条信号线构成。

参见图3，视频处理器10包括背板装置11、视频输入处理装置13、视频输出处理装置15、可插拔扩展装置16和主控装置17。

其中，背板装置11的具体结构如图4所示，其具体包括：视频输入处理装置接口组111、视频输出处理装置接口组113、主控装置接口115、扩展装置接口116、矩阵交换模块117、网络物理层收发器组118a、网络物理层收发器组118b、网络物理层收发器组118c、可编程逻辑器件119和同步锁相器110。

其中，视频输入处理装置接口组111例如包括多个视频输入处理装置接口1111且可以采用卡槽形式。

视频输出处理装置接口组113例如包括多个视频输出处理装置接口1131且可以采用卡槽形式。

主控装置接口115和扩展装置接口116可以采用卡槽形式。

扩展装置接口116连接矩阵交换模块117和可编程逻辑器件119。具体而言，扩展装置接口116例如经由多路serdes总线连接矩阵交换模块117并例如通过网络物理层收发器组118c连接可编程逻辑器件119。再者，扩展装置接口116用于连接可插拔扩展装置16以与其他视频处理器例如20形成级联，从而相连接的两台视频处理器可以共享信号源。

矩阵交换模块117连接视频输入处理装置接口组111、视频输出处理装置接口组113和主控装置接口115，其例如包括高速矩阵交换芯片像crosspointswitch芯片等。

多个视频处理器中的同步锁相器例如110、210之间互联，通过同步锁相器110、210提供的同步信号使多个视频处理器的输出信号可以工作在同步模式，避免了两台及其输出信号不同步造成的画面撕裂的状况。

可编程逻辑器件119连接主控装置接口115、通过网络物理层收发器(或称网络phy)组118a连接视频输入处理装置接口组111以及通过网络物理层收发器组118b连接视频输出处理装置接口组113。此外，可编程逻辑器件118还包括控制时序输出接口组1191和控制时序输出接口组1193，控制时序输出接口组1191连接视频输入处理装置接口组111，控制时序输出接口组1193连接视频输出处理装置接口组113。

更具体地，以视频输入处理装置接口组111包括八个视频输入处理装置接口1111且视频输出处理装置接口组113包括八个视频输出处理装置接口1131为例，则网络物理层收发器组118a可包括八路网络物理层收发器以分别连接八个视频输入处理装置接口1111，网络物理层收发器组118b可包括八路网络物理层收发器以分别连接八个视频输出处理装置接口1131；类似地，控制时序输出接口组1191可包括八路控制时序输出接口以分别连接八个视频输入处理装置接口1111，控制时序输出接口组1193可包括八路控制时序输出接口以分别连接八个视频输出处理装置接口1131。当然，值得一提的是，此处举例中的接口数量并非用来限制本发明，其可以根据实际需要弹性设计。再者，本实施例的可编程逻辑器件119例如是fpga(fieldprogrammablegatearray，现场可编程门阵列)器件，当然本发明并不以此为限。另外，值得说明的是，本实施例的可编程逻辑器件119主要用于实现数据、命令的转发，而通过增加网络物理层收发器组118a、118b等数据物理链路，其可以达到简化控制逻辑之目的并能实现点对点通信，增加了数据传输并行性。

承上述，视频输入处理装置13连接至视频输入处理装置接口组111中的视频输入处理装置接口1111(参见图4)，视频输入处理装置13例如采用板卡形式而也可以称之为输入卡，相应地视频输入处理装置接口1111可以为卡槽结构；至于连接至视频输入处理装置接口组111的视频输入处理装置13的数量可以为一个，也可以为多个，具体数量视实际需求而定。再者，视频输入处理装置13可以实现视频输入、视频预处理，甚至视频缩放、视频预监、osd(on-screendisplay)、umd(undermonitordisplay)等功能。其中的视频预处理为伽玛(gamma)变换、色域转换(例如yuv格式转换成rgb格式)、滤波(例如中值滤波)等操作。此外，每一个视频输入处理装置接口1111例如通过多路serdes总线连接矩阵交换模块117。

视频输出处理装置15连接至视频输出处理装置接口组113中的视频输出处理装置接口1131(参见图4)，视频输出处理装置15例如采用板卡形式而也可以称之为输出卡，相应地视频输出处理装置接口1131可以为卡槽结构；至于连接至视频输出处理装置接口组113的视频输出处理装置15的数量可以为一个，也可以为多个，具体数量视实际需求而定。再者，视频输出处理装置15可以实现图像缩放、图像叠加、视频输出等功能。此外，每一个视频输出处理装置接口1131例如通过多路serdes总线连接矩阵交换模块117。

主控装置17连接至背板装置11的主控装置接口115(参见图4)，其可以作为上位机和视频处理器10之间的通信桥梁，主要实现控制功能。具体而言，主控装置17可以通过fmc(flexiblememorycontroller，可变存储控制器)/fsmc(flexiblestaticmemorycontroller，可变静态存储控制器)等存储控制器总线与可编程逻辑器件119通信，并通过可编程逻辑器件119与视频输入处理装置13、视频输出处理装置15进行数据传输。

再者，在图3所示实施例中，视频输入处理装置13、视频输出处理装置15与矩阵交换模块117之间采用串化器/解串器(serdes)总线连接，以达到高速数据传输的目的。矩阵交换模块117使用高速矩阵交换芯片，其可以根据主控装置17下发的切换指令将对应的视频输入处理装置13的数据切换到对应的视频输出处理装置15上。

参见图5，可编程逻辑器件119例如包括命令解析模块、id配置模块、数据存储模块、mvr/pgm时序产生模块等功能模块。

视频处理器10系统上电后，首先主控装置17发送id配置命令至可编程逻辑器件119，由可编程逻辑器件119的命令解析模块对id配置命令进行解析，控制id配置模块产生n个id例如id1,…idn，此处n的取值通常由视频输入处理装置接口1111和视频输出处理装置接口1131的总数量决定。id配置模块所产生的n个id经由网路物理层收发器组118a、118b传送至各个视频输入处理装置13及视频输出处理装置15，由视频输入处理装置13及视频输出处理装置15读取接收到的id并保存至ram中。然后，各个视频输入处理装置13及视频输出处理装置15分别产生应答信号ack1,…,ackn以表示已经接收到id、并通过网络物理层收发器组118a、118b传送给可编程逻辑器件119的数据存储模块进行保存作为各个视频输入处理装置13及视频输出处理装置15的id状态信息，而可编程逻辑器件119会产生中断信号给主控装置17，由主控装置17来读取数据存储模块中保存的id状态信息。

至于mvr/pgm时序产生模块，其可以产生mvr(multi-viewer)时序和pgm(programming)时序。其中，mvr时序例如包括多路多信号源预监用时序控制信号，而每一路多信号源预监用时序控制信号例如包含时钟信号(mclk)、数据使能信号(de)、行同步信号(hs)和场同步信号(vs)并经由控制时序输出接口组1191中的一路控制时序输出接口以及网络物理层收发器组118a中的一路网络物理层收发器传送至相对应的视频输入处理装置13，以作为多信号源预监画面处理用控制时序。类似地，pgm时序例如包括多路当前播放信号源(或称pgm信号源，其通常为当前播放以供上屏显示的信号源)输出用时序控制信号，而每一路当前播放信号源输出用时序控制信号例如包含时钟信号(pclk)、数据使能信号(de)、行同步信号(hs)和场同步信号(vs)并经由控制时序输出接口组1193中的一路控制时序输出接口以及网络物理层收发器组118b中的一路网络物理层收发器传送至相对应的视频输出处理装置15，以作为当前播放信号源输出用控制时序。

参见图6，在本发明的另一个实施例中，背板装置31包括：视频输入处理装置接口组311、视频输出处理装置接口组313、微控制器电路314、主控装置接口315、扩展装置接口316、矩阵交换模块317、网络物理层收发器组318a、网络物理层收发器组318b、网络物理层收发器组318c和可编程逻辑器件319和同步锁相器310。

其中，视频输入处理装置接口组311例如包括多个视频输入处理装置接口1111且可以采用卡槽形式，其用于连接一个或多个视频输入处理装置。

扩展装置接口316连接矩阵交换模块317和可编程逻辑器件319。具体而言，扩展装置接口316例如经由多路serdes总线连接矩阵交换模块317、并例如通过网络物理层收发器组318c连接可编程逻辑器件319。再者，扩展装置接口316用于连接例如前述实施例所述的可插拔扩展装置以与其他视频处理器形成级联，从而相连接的两台视频处理器可以共享信号源。

视频输出处理装置接口组313例如包括多个视频输出处理装置接口3131且可以采用卡槽形式，其用于连接一个或多个视频输出处理装置。

微控制器电路314连接主控装置接口315，例如通过串口(uart)连接主控装置接口315。具体而言，微控制器电路314可以包括微控制器像mcu和连接微控制器的存储器，而此处的存储器例如经由串行总线连接微控制器。再者，微控制器电路314通过其微控制器连接视频输入处理装置接口组311和视频输出处理装置接口组313以采集视频输入处理装置接口组311所连接的视频输入处理装置及视频输出处理装置接口组313所连接的视频输出处理装置的电压信号等物理参量；存储器例如闪存通过串行总线像spi总线与微控制器通信，保存微控制器上的数据记录。

主控装置接口315可以采用卡槽形式，其用于连接主控装置。而所连接的主控装置可以作为上位机和视频处理器之间的通信桥梁，主要实现控制功能。

矩阵交换模块317连接视频输入处理装置接口组311、视频输出处理装置接口组313和主控装置接口315，其例如包括高速矩阵交换芯片像crosspointswitch芯片等。此处，视频输入处理装置接口组311中的每一个视频输入处理装置接口3111例如通过多路serdes总线连接矩阵交换模块317；类似地，视频输出处理装置接口组313中的每一个视频输出处理装置接口3131例如通过多路serdes总线连接矩阵交换模块317。

可编程逻辑器件319例如通过串行总线像spi总线连接主控装置接口315、通过网络物理层收发器组318a连接视频输入处理装置接口组311以及通过网络物理层收发器组318b连接视频输出处理装置接口组313。此外，可编程逻辑器件318还包括控制时序输出接口组3191和控制时序输出接口组3193，控制时序输出接口组3191连接视频输入处理装置接口组311，控制时序输出接口组3193连接视频输出处理装置接口组313。

更具体地，以视频输入处理装置接口组311包括八个视频输入处理装置接口3111且视频输出处理装置接口组313包括八个视频输出处理装置接口3131为例，则网络物理层收发器组318a可包括八路网络物理层收发器以分别连接八个视频输入处理装置接口3111，网络物理层收发器组318b可包括八路网络物理层收发器以分别连接八个视频输出处理装置接口3131；类似地，控制时序输出接口组3191可包括八路控制时序输出接口以分别连接八个视频输入处理装置接口3111，控制时序输出接口组3193可包括八路控制时序输出接口以分别连接八个视频输出处理装置接口3131。当然，值得一提的是，此处举例中的接口数量并非用来限制本发明，其可以根据实际需要弹性设计。再者，本实施例的可编程逻辑器件319例如是fpga器件，当然本发明并不以此为限。另外，值得说明的是，本实施例的可编程逻辑器件319主要用于实现数据、命令的转发，而通过增加通过网络物理层收发器组318a、318b等数据物理链路，其可以达到简化控制逻辑的目的并实现点对点通信，增加了数据传输并行性。

最后，值得一提的是，在本发明其他实施例中，前述可编程逻辑器件也可以不配置控制时序输出接口组，其同样可以达成多台视频处理器共享信息例如共享输入源之目的。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和/或方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多路单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多路网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管前述实施例对本发明进行了详细说明，本领域的普通技术人员应当理解：其依然可对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。