一种基于高速串行链路的分布式采集系统同步时钟传输的方法与流程

本发明涉及通信技术领域，具体涉及一种基于高速串行链路的分布式采集系统同步时钟传输的方法。

背景技术：

传统的数据采集传输系统，各个子节点之间采用百兆以太网或者其他工业现场总线进行连接。为了保证所有子节点能够同时开始采样，系统需要维护一个同步时钟。该同步时钟一般采用专用的硬件线路进行维护。为保证同步性，发送同步时钟的主节点到各个子节点的线路延迟要保证基本一致。当系统采样通道很多时，需要维护大量的同步时钟传输链路，硬件开销很大。

技术实现要素：

本发明的目的是提供一种基于高速串行链路的分布式采集系统同步时钟传输的方法。该方法能够在差分链路的硬件基础上，实现同步时钟的传输以及本地恢复，保证同步时钟传输的稳定性，且能够降低系统硬件复杂度，进而降低硬件开销和硬件维护成本。

为实现上述目的，本发明提供的技术方案如下：

一种基于高速串行链路的分布式采集系统同步时钟传输的方法，包括以下步骤：

测量主节点至各子节点的链路延迟值；

所述主节点基于测量得到的链路延迟值，配置所述各子节点的时钟延迟值；

所述主节点发送同步时钟；

所述各子节点从链路中恢复得到所述主节点发送的同步时钟；

所述各子节点将恢复得到的同步时钟，延迟接收的时钟延迟值后作为本地的同步时钟。

在上述技术方案的基础之上，在分布式采集系统中，子节点能够进行同步时钟备份，当链路信道通讯质量下降时，仍旧能够使系统维持一定的正常工作时间。

与现有技术相比，本发明具有的有益效果为：

本发明提供的基于高速串行链路的分布式采集系统同步时钟传输的方法，能够在差分链路中实现同步时钟的传输以及本地恢复，在保持系统稳定性的同时，降低了同步采集传输系统的硬件开销，具有广阔的应用前景。

附图说明

图1为实施例提供的基于高速串行链路的分布式采集系统同步时钟传输的方法的流程示意图；

图2为实施例提供的主节点与子节点之间的链路延迟值的测量过程示意图；

图3为实施例提供的延迟测量序列以及反馈序列的结构示意图；

图4为实施例提供的延迟值配置序列的结构示意图；

图5为实施例提供的主节点发送同步时钟的实现方式示意图；

图6为实施例提供的子节点的同步时钟恢复后本地化的示意图；

图7为实施例提供的为主节点FPGA与子节点FPGA实现的差分链路物理层的模块图。

具体实施方式

为使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例本发明进行进一步的详细说明。应当理解，此处所描述的具体实施方式仅仅用以解释本发明，并不限定本发明的保护范围。

本实施例涉及基于高速串行链路的数据采集系统，具体涉及一种实现该类型系统同步时钟以及数据同时在串行链路中传输的方法。

图1为本实施例提供的基于高速串行链路的分布式采集系统同步时钟传输的方法的流程示意图。参见图1，本实施例提供的同步时钟传输方法包括以下步骤：

S101，测量主节点至各子节点的链路延迟值。

本步骤中，具体地，主要是通过发送延时测量命令，利用主节点FPGA和子节点FPGA之间发送延迟测量命令和接收反馈命令的时间差，计算传输延时时间，实现链路延迟值的测量。

图2为实施例提供的主节点与子节点之间的链路延迟值的测量过程示意图。图3为实施例提供的延迟测量序列以及反馈序列的结构示意图。参见图2、图3，主节点与子节点之间采用高速串行差分链路进行连接，物理层采用8b/10b编码方式，由于编码冗余，可将编码后的10b字符分为数据字符和控制字符。所有8b字符都采用CRD+以及CRD-两种10b编码，以保证传输时的直流平衡。本实施例将控制字符K1作为延迟测量序列的特征帧头，延迟测量序列以及反馈序列包含两个控制字符K1以及子节点地址Addr(H)、Addr(L)。

对于一次链路延迟值的测量，主节点将发送一个延迟测量序列，同时用本地高频时钟开启计数器，子节点接收到延时测量序列后立刻反送一个反馈序列，内容和延迟测量序列一致，用于主节点进行识别，主节点收到反馈序列后，关闭计数器，此时即得到子节点的链路延迟值。

S102，所述主节点基于测量得到的链路延迟值，配置所述各子节点的时钟延迟值。

本实施例中，具体地，所述主节点在测量完链路中所有子节点的链路延时值后，通过发送延迟值配置序列的方式，配置各子节点的时钟延迟值，每个子节点收到该延迟值配置序列后对比本地地址，若相同则取出延迟值配置序列中的时钟延迟值，并设置本地时钟延迟值。

图4为实施例提供的延迟值配置序列的结构示意图，参见图4，本实施例提供的延迟值配置序列采用控制字符K2作为特征帧头，2个控制字符K2后为目标子节点地址，之后为8个字符的延迟值(Delay)，高位在前。

S103，所述主节点发送同步时钟。

具体地，所述主节点向数据链路层数据流中传输特定控制码以实现同步时钟的传输。图5为实施例提供的主节点发送同步时钟的实现方式示意图。如图5所示，将控制字符K3作为同步时钟标志码。根据同步时钟的频率，主节点在数据链路层的字符流中按照固定的间隔插入控制字符K3以实现同步时钟的发送。

S104，所述各子节点从链路中恢复得到所述主节点发送的同步时钟。

具体地，所述各子节点监测数据链路层中的同步时钟控制码，并从所述时钟同步控制码中恢复出所述主节点发送的同步时钟。

子节点监测数据链路中的字符，若检测到控制字符K3则表示同步时钟发送开始，之后每收到一个控制字符K3表示同步时钟的一个上升沿或者下降沿。子节点根据接收到同步时钟上一次的状态进行时钟翻转，来恢复同步时钟。

S105，所述各子节点将恢复得到的同步时钟，延迟接收的时钟延迟值后作为本地的同步时钟。

图6为实施例提供的子节点的同步时钟恢复后本地化的示意图。如图6所示，当节点恢复出同步时钟，立刻用本地时钟开始计数，一旦计数值和S102中得到的时钟延迟值M相同时，开始产生延迟后的同步时钟，该时钟将作为本地真正的同步时钟。

图7为本实施例提供的为主节点FPGA与子节点FPGA实现的差分链路物理层的模块图，如图7所示，差分链路物理层包括：

如图7(a)所述，发送端：

Tx_buffer缓存来自数据链路层的数据。

发送控制逻辑实现数据、同步时钟、延迟测量以及配置的切换。

加扰模块通过一个线性移位寄存器产生伪随机序列和发送数据流进行异或降低了数据流的EMI噪声。

8b/10b转换模块实现8b到10b的转换。

如图7(b)所述，接收端：

10b/8b转换模块实现10b到8b的转换。

去扰模块通过一个与发送端同步的线性移位寄存器实现解扰操作。

接收控制逻辑，实现延迟值配置、去除数据字符流中的控制码等操作。

Rx_buffer缓存来自接收控制逻辑的数据。

采用本方法能够在基于高速串行链路的分布式采集系统中实现同步时钟的传输以及子节点的本地恢复，在保持系统稳定性的同时，降低同步采集传输系统的硬件开销。由于可编程逻辑的加入，使得硬件结构得到简化，利于复杂应用场景下的系统拓展和功能增强。

以上所述的具体实施方式对本发明的技术方案和有益效果进行了详细说明，应理解的是以上所述仅为本发明的最优选实施例，并不用于限制本发明，凡在本发明的原则范围内所做的任何修改、补充和等同替换等，均应包含在本发明的保护范围之内。