一种TS流IP封装的实现系统的制作方法

本实用新型涉及一种实现IP封装的系统，具体涉及一种TS流IP封装的实现系统。

背景技术：

伴随着三网融合的大力推进，TS(Transport Stream)流逐步向IP封装演进，传统数字前端设备的IP功能改进以及全IP化技术需求已经成为当下数字前端系统的必备技术条件。

目前实现TS流IP封装的技术方案主要有软件实现方式以及硬件加部分软件实现方式，利用CPU芯片或CPU芯片+DSP(FPGA)芯片实现，这些方法主要存在移植成本高、实现方法不灵活，不利于对传统前端设备的大批量IP化升级。

技术实现要素：

本实用新型的目的在于克服现有技术的缺陷，主要解决传统数字前端设备TS流的IP封装问题，提供一种TS流IP封装的实现系统。

本实用新型是这样实现的：

一种TS流IP封装的实现系统，包括接收TS流信号的FPGA平台，FPGA与PHY相连，并通PHY连接到千兆网口，其中FPGA平台包括接收TS流信号的TS传输流同步模块，TS传输流同步模块与UDP/RTP封装模块相连，UDP/RTP封装模块与MAC控制模块相连，MAC控制模块还与ARP地址解析模块相连，FPGA平台还包括时钟管理模块，时钟管理模块分别与TS同步模块、UDP/RTP封装模块、MAC控制模块、ARP地址解析模块相连。

所述时钟管理模块主要是利用FPGA平台内部的数字时钟管理单元实现对整个系统的时钟控制管理。时钟管理模块是由一个25MHz晶振芯片驱动，能够为系统自动提供25M及1G时钟，分别适配百兆及千兆处理模式。

本实用新型实现了一种基于VHDL语言的TS流IP封装。本实用新型利用FPGA作为硬件平台，以模块化的方式实现了传统数字前端设备升级为具有IP功能的设备，大大提升了产品竞争力，增加了产品实用价值。本实用新型通过接收传统TS流数据包，经过异域同步处理后，再送至FPGA内部缓存处理模块，在内部PHY时钟的控制下，依次封装为UDP或RTP数据包，用户可以根据需要灵活的选择封装格式及封包个数(不超过7个188字节数据包)，再由MAC控制模块处理，传输至PHY芯片，最后通过千兆自适应网口输出。

附图说明

图1为本实用新型结构示意图；

图2为本实用新型FPGA平台架构示意图；

图3为本实用新型的时钟管理示意图；

图4为TS流IP封装流程示意图；

图5为ARP/MAC控制模块工作流程图。

具体实施方式

本实用新型作为数字电视IP输出的一个模块，主要用来接收单路并行TS流数据，将视频数据同步、封装后输出符合TCP/IP标准的UDP/RTP数据包。

如附图1、2所示，一种TS流IP封装的实现系统，包括接收TS流信号的FPGA平台1，FPGA与PHY2相连，并通PHY连接到千兆网口3，其中FPGA平台1包括接收TS流信号的TS传输流同步模块11，TS传输流同步模块与UDP/RTP封装模块12相连，UDP/RTP封装模块与MAC控制模块13相连，MAC控制模块还与ARP地址解析模块14相连，FPGA平台还包括时钟管理模块15，时钟管理模块分别与TS同步模块、UDP/RTP封装模块、MAC控制模块、ARP地址解析模块相连。

所述时钟管理模块15主要是利用FPGA平台内部的数字时钟管理单元实现对整个系统的时钟控制管理。时钟管理模块是由一个25MHz晶振芯片驱动，能够为系统自动提供25M及1G时钟，分别适配百兆及千兆处理模式。

本实用新型中，FPGA平台的芯片接收并行TS流数据后，经过同步模块处理、数据封装模块处理后，输出符合TCP/IP标准的UDP/RTP/IP信号，经由网络PHY传输至千兆网口；外部晶振用来提供系统固定时钟；I2C总线对模块进行初始化配置；网络PHY负责数据信号的转换，并提供接收发送时钟到FPGA。

FPGA平台主要由TS流同步模块、UDP/RTP封装模块、时钟管理模块、ARP解析模块和MAC控制模块组成，最后通过MII或者GMII接口与PHY芯片连接。

如附图3所示，时钟模块由外部25M晶振芯片提供时钟源，通过FPGA芯片内部的时钟控制管理模块提供固定的25Mhz时钟，由于系统要求能够100M和1G网络自适应，因此时钟控制模块还能根据网路连接情况自适应提供25MHz或125MHz时钟输出。

TS流封装成IP数据包示意图如图4所示。由于并行TS流数据输入到数据同步模块时，存在跨时钟域传输数据问题，在本设计中采用异步FIFO来解决跨时钟域问题；Ts input sync模块负责TS数据包的锁定；Pro MPEG Frame Gen和Seq Number Ram模块负责数据的封装。

ARP解析示意图如图5所示。本模块负责在单播时获取目的IP的MAC地址；Main TEMAC模块使用FPGA自带免费IP核实现,负责接受和发送网络数据。

本方法采用FPGA纯硬件方式，具有稳定性高、成本低、移植灵活等特点。

本实用新型中的TS流IP封装方法，适用于传统数字前端的IP化升级，升级后的产品具备IP功能，拓展了产品的应用场景，提升了产品的使用价值及市场竞争力。

为了使得本实用新型能够实现，本实用新型中，MAC驱动及外部PHY驱动由FPGA内部逻辑实现。本实用新型中，通过I2C总线，接收外部用户控制数据。本实用新型中，目的地址支持单播及组播地址。本实用新型中，FPGA内部逻辑全由VHDL硬件语言实现。

具体为：由VHDL语言实现的TS流同步锁定判定方法，是利用状态机，读取TS流中的关键字符，判定当前TS流是否有效，根据算法判断输入流是否已锁定，为下级处理作数据准备。

由VHDL语言实现的PHY芯片驱动程序设计方法，是根据所选PHY芯片参数表，结合内部MAC模块处理配置流程，利用状态机，对PHY芯片进行配置，再通过读取当前PHY状态寄存器值，完成对MAC的对应配置，同时根据网口连接状态，确定内部逻辑运行时钟。

由VHDL语言实现的UDP/RTP/IP数据封装实现方法，是利用TS流并行数据的特点，完成跨时钟域的TS流同步处理后，TS流数据送入TS流锁定模块，根据FIFO标识位状态，由UDP/RTP模块生成所需的数据封装格式，封装好的数据经过内部RAM的缓存，再根据系统时钟，送入MAC处理模块，最后再经PHY芯片输出。整个逻辑处理过程，由I2C总线控制。

在本说明书中所谈到的“一个实施例”、“另一个实施例”、“实施例”等，指的是结合该实施例描述的具体特征、结构或者特点包括在本申请概括性描述的至少一个实施例中。在说明书中多个地方出现同种表述不是一定指的是同一个实施例。进一步来说，结合任一实施例描述一个具体特征、结构或者特点时，所要主张的是结合其他实施例来实现这种特征、结构或者特点也落在本实用新型的范围内。

尽管这里参照本实用新型的多个解释性实施例对本实用新型进行了描述，但是，应该理解，本领域技术人员可以设计出很多其他的修改和实施方式，这些修改和实施方式将落在本申请公开的原则范围和精神之内。更具体地说，在本申请公开、附图和权利要求的范围内，可以对主题组合布局的组成部件和/或布局进行多种变型和改进。除了对组成部件和/或布局进行的变型和改进外，对于本领域技术人员来说，其他的用途也将是明显的。