一种时钟信号控制电路及图像传感器的制作方法

1.本技术涉及图像技术领域，具体而言，涉及一种时钟信号控制电路及图像传感器。


背景技术：

2.图像传感器是数字摄像头的重要组成部分，是一种将光学图像转换成电学信号的设备，它被广泛地应用在数码相机、移动终端、便携式电子装置等电子设备中。图像传感器包括ccd(charge coupled device，电荷耦合元件)图像传感器和cmos(complementary metal oxide semiconductor，互补型金属氧化物半导体元件)图像传感器两大类，而cmos图像传感器具有高度集成化、低功耗、速度快、成本低等优点，已经广泛应用在许多产品中。这些产品包括手机、平板电脑、汽车以及安防监控系统等。
3.目前，在图像传感器的电路设计中，为了实现像素信号的读出，通常采用锁相环电路与模数转换电路中的计数器连接以为计数器提供特定频率的脉冲信号以控制计数器的读出频率，但是锁相环电路无法单独实现读出频率的变化，与此同时，一般来说锁相环电路对电源供电质量有较高的要求，通常需要单独设置供电电源，故增加了电路设计的体积和功耗。


技术实现要素：

4.为了至少克服现有技术中的上述不足，本技术的目的在于提供一种时钟信号控制电路及图像传感器。
5.第一方面，本技术实施例提供一种时钟信号控制电路，所述时钟信号控制电路包括：
6.信号处理模块，所述信号处理模块接收时钟脉冲信号和使能信号并将所述时钟脉冲信号和所述使能信号合成为时钟输入信号；
7.若干第一延时模块，所述第一延时模块与所述信号处理模块连接，所述第一延时模块接收所述时钟输入信号并将所述时钟输入信号处理为第一延时信号，若干所述第一延时信号输出高电平信号的时段之间存在延时差；
8.若干第二延时模块，所述第二延时模块与所述第一延时模块连接，所述第二延时模块接收所述第一延时信号并将所述第一延时信号处理为第二延时信号，若干所述第二延时信号输出高电平信号的时段之间存在延时差；
9.信号输出模块，所述信号输出模块与若干所述第二延时模块连接，所述信号输出模块接收所述第二延时信号并将若干所述第二延时信号合成为时钟输出信号；
10.所述时钟输出信号的频率为所述时钟脉冲信号的2n倍，n为大于或等于1的正整数。
11.在一种可能的实现方式中，所述第一延时模块包括至少一条延时电路，所述第一延时模块的所述延时电路包括第一延时电路和第二延时电路，所述第一延时电路和/或所述第二延时电路接收所述时钟输入信号并将所述时钟输入信号处理为所述第一延时信号，
其中：
12.所述第一延时电路包括串行连接的第一与非门电路和由多个反相器电路连接构成的第一反相电路，所述第二延时电路包括串行连接的第二与非门电路和由多个反相器电路连接构成的第二反相电路；
13.所述第二与非门电路的第一输入端与所述信号处理模块连接，所述第一反相电路和所述第二反相电路分别与所述第二延时模块连接；
14.所述第一延时电路还包括连接于所述第一与非门电路与所述信号处理模块之间的第一反相单元，所述信号处理模块通过所述第一反相单元连接于所述第一与非门电路的第一输入端并通过所述第一与非门电路连接至所述第一反相电路。
15.在一种可能的实现方式中，当所述第一延时模块仅包括一条延时电路时，所述延时电路为所述第一延时电路或所述第二延时电路；当所述第一延时电路包括两条及以上的延时电路时，所述延时电路包括至少一条所述第一延时电路和至少一条所述第二延时电路，且所述第一延时电路和所述第二延时电路并行连接。
16.在一种可能的实现方式中，所述第二延时模块包括2n条延时电路，所述第二延时模块的所述延时电路包括成对设置的第三延时电路和第四延时电路，所述第三延时电路和所述第四延时电路并联设置，所述第三延时电路和所述第四延时电路接收所述第一延时信号并将所述第一延时信号处理为所述第二延时信号，其中：
17.所述第三延时电路包括串行连接的第三与非门电路和由多个反相器电路连接构成的第三反相电路，所述第四延时电路包括串行连接的第四与非门电路和由多个反相器电路连接构成的第四反相电路；
18.所述第三与非门电路的第一输入端与所述第一延时电路或所述第二延时电路连接，所述第四与非门电路的第一输入端与所述第一延时电路或所述第二延时电路连接，所述第三反相电路和所述第四反相电路分别与所述信号输出模块连接；
19.所述第三延时电路还包括连接于所述第三与非门电路与所述第一延时模块之间的第二反相单元，所述第二延时模块通过所述第二反相单元连接于所述第三与非门电路的第一输入端并通过所述第三与非门电路连接至所述第三反相电路。
20.在一种可能的实现方式中，所述第三延时电路的输出端连接至所述第四与非门电路的第二输入端，所述第四延时电路的输出端连接至所述第三与非门电路的第二输入端。
21.在一种可能的实现方式中，所述第一反相电路、所述第二反相电路、所述第三反相电路和所述第四反相电路均包括2m个反相器，m为大于或等于1的正整数，且所述第一反相电路的反相器数量与所述第二反相电路的反相器数量相同，所述第三反相电路的反相器数量与所述第四反相电路的反相器数量相同。
22.在一种可能的实现方式中，所述第三反相电路包括反相信号输出端，当所述第一延时电路包括两条及以上的延时电路时，所述反相信号输出端的一端连接于所述第三反相电路中的第m个反相器与第m+1个反相器之间，m为大于或等于1的正奇数，所述反相信号输出端的另一端连接所述第一延时电路的第二输入端或所述第二延时电路的第二输入端。
23.在一种可能的实现方式中，所述信号处理模块包括串行连接的第五与非门电路和第三反相单元，所述第五与非门电路的第一输入端接入所述时钟脉冲信号，所述第五与非门电路的第二输入端接入所述使能信号，所述第五与非门电路的输出端与所述第三反相单
元的第一端连接，所述第三反相单元的第二端与所述第一延时模块连接。
24.在一种可能的实现方式中，所述第一反相单元、所述第二反相单元和所述第三反相单元均包括2m-1个反相器，m为大于或等于1的正整数。
25.在一种可能的实现方式中，所述第三延时电路和所述第四延时电路分别接入所述信号输出模块，所述信号输出模块对所述第三延时电路和所述第四延时电路输出的所述第二延时信号进行合成处理以生成时钟输出信号；
26.所述信号输出模块沿远离所述第二延时模块的方向包括n组信号输出电路，n组所述信号输出电路串行连接，所述信号输出电路包括若干信号合成单元，n为大于或等于2的正整数，其中：
27.第一组所述信号输出电路包括n个信号合成单元，第一组所述信号输出电路的任一所述信号合成单元的第一输入端和第二输入端分别与对应的所述第三延时电路和所述第四延时电路连接，以提取所述第三延时电路)和所述第四延时电路同时输出高电平信号时的脉冲波段并作为脉冲信号输出到下一组所述信号输出电路；
28.第n组所述信号输出电路仅包括一个信号合成单元，第n组所述信号输出电路的所述信号合成单元的第一输入端和第二输入端分别与第n-1组所述信号输出电路的所述信号合成单元连接以接收由第n-1组所述信号输出电路的所述信号合成单元输出的若干所述脉冲信号，并提取第n-1组所述信号输出电路的全部处于高电平状态下的所述脉冲信号的脉冲波段作为时钟输出信号。
29.在一种可能的实现方式中，所述信号合成单元为同或门电路。
30.第二方面，本技术实施例还提供一种图像传感器，包括像素电路、模数转换电路及前述时钟信号控制电路。
31.基于上述任意一个方面，本技术实施例提供的时钟信号控制电路及图像传感器，通过第一延时模块和第二延时模块依次对信号处理模块输出的时钟输入信号进行处理，再通过对延时处理后的信号合成为时钟输出信号，时钟输出信号的频率为所述时钟脉冲信号的2n倍，n为大于或等于1的正整数，从而不增加电路体积和功耗的前提下，实现数字信号的倍频效果。
附图说明
32.为了更清楚地说明本技术实施例的技术方案，下面将对实施例中所需要调用的附图作简单地介绍，应当理解，以下附图仅示出了本技术的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它相关的附图。
33.图1为现有技术中图像传感器锁相环电路结构图；
34.图2为本技术实施例提供的时钟信号控制电路示意图；
35.图3为本技术实施例提供的另一时钟信号控制电路示意图；
36.图4为本技术实施例提供的时钟信号控制电路时序图；
37.图5为本技术实施例提供的另一时钟信号控制电路时序图；
38.图6为本技术实施例提供的又一时钟信号控制电路时序图。
具体实施方式
39.为使本技术实施例的目的、技术方案和优点更加清楚，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，应当理解，本技术中附图仅起到说明和描述的目的，并不用于限定本技术的保护范围。另外，应当理解，示意性的附图并未按实物比例绘制。本技术中使用的流程图示出了根据本技术实施例的一些实施例实现的操作。应该理解，流程图的操作可以不按顺序实现，没有逻辑的上下文关系的步骤可以反转顺序或者同时实施。此外，本领域技术人员在本技术内容的指引下，可以向流程图添加一个或多个其它操作，也可以从流程图中移除一个或多个操作。
40.另外，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本技术实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本技术的实施例的详细描述并非旨在限制要求保护的本技术的范围，而是仅仅表示本技术的选定实施例。基于本技术的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本技术保护的范围。
41.如图1所示，正如背景技术部分介绍的，现有技术中通常采用锁相环电路pll与模数转换电路中的计数器counter连接以为计数器counter提供特定频率的脉冲信号以控制计数器counter的读出频率，锁相环电路pll通常由鉴频鉴相器pd、环路滤波器lpf和压控振荡器vco构成，但是锁相环电路pll在单独运作时通常只是提供特定的固定频率脉冲信号，实现频率的变化需要通过增设倍频器divider才能实现；与此同时，由于锁相环电路pll对于供电质量具有较高的要求，通常需要单独对锁相环电路pll进行供电，因此在电路设计时会增加电路体积和功耗。
42.实施例一
43.为了解决上述技术问题，本技术提供了一种时钟信号控制电路，具体地，如图2-3所示，本技术所提供的时钟信号控制电路包括信号处理模块10、若干第一延时模块20、若干第二延时模块30和信号输出模块40，其中：
44.信号处理模块10接收时钟脉冲信号clk和使能信号en，并将时钟脉冲信号clk和使能信号en合成为时钟输入信号clk_in，其中时钟输入信号clk_in和时钟脉冲信号clk在使能信号en处于导通状态下时，二者的信号值的相位相同，也即当时钟脉冲信号clk处于高电平时，时钟输入信号clk_in也处于高电平。时钟脉冲信号clk可以是模数转换电路中控制模数转换器读出时序的时钟信号，例如delta-sigma模数转换器中控制位流输出的时钟信号，也可以是单独设置的时钟发生器提供的脉冲信号；使能信号en则是控制信号处理模块10开启/关闭的模拟信号，通过切换使能信号en的开关可以控制并合成输出预期的时钟输入信号clk_in。
45.若干第一延时模块20，第一延时模块20与信号处理模块10连接，第一延时模块20接收时钟输入信号clk_in并将时钟输入信号处理为第一延时信号pha和phb。可以理解的是，第一延时模块20的主要作用是将时钟输入信号clk_in通过延时处理，以确保在同一时段内，第一延时模块20输出的第一延时信号pha和phb处于高电平的波段晚于时钟输入信号clk_in处于高电平的波段出现。若干第一延时信号输出高电平信号的时段之间存在延时差，换言之，通过第一延时模块20的内部处理可以使若干第一延时信号的上升沿和下降沿均不交叠。
46.若干第二延时模块30，第二延时模块30与第一延时模块20连接，第二延时模块30接收第一延时信号pha或者phb并将第一延时信号pha或者phb处理为第二延时信号。具体来说，第二延时模块30接收第一延时信号pha并将第一延时信号pha处理为第二延时信号phc和第二延时信号phd；接收第一延时信号phb并将第一延时信号phb处理为第二延时信号phe和第二延时信号phf。可以理解的是，与第一延时模块20的作用相同，第二延时模块30则是对第一延时信号pha和phb进行延时处理，以确保在同一时段内，第二延时模块30输出的第二延时信号处于高电平的波段晚于第一延时信号处于高电平的波段出现。若干第二延时信号输出高电平信号的时段之间存在延时差，换言之，通过第二延时模块30的内部处理可以使若干第二延时信号的上升沿和下降沿均不交叠。
47.信号输出模块40，信号输出模块40与若干第二延时模块30连接，信号输出模块40接收第二延时信号并将若干第二延时信号合成为时钟输出信号clk_out。根据前文可知，经过第一延时模块20和第二延时模块30延时处理后的信号数量为偶数个，在同一时段内若干第二延时信号的高电平波段出现的时间和持续时间可能存在区别，因此有必要设置信号输出模块将同时处于高电平状态下的若干第二延时信号提取为脉冲信号并合成为时钟输出信号clk_out，如此设置可以将时钟输出信号clk_out的频率为时钟脉冲信号clk的2n倍，n为大于或等于1的正整数。
48.可以理解的是，在本实施例中，n的取值与第一延时模块20输出的第一延时信号的数量相关，可以理解的是，对于本实施例而言，第一延时信号和第二延时信号之间的数量比为1：2，换言之，当第一延时信号的数量为2时，第二延时信号的数量为4，也即第二延时信号的数量为第一延时信号数量的2n倍。例如，在图3中，当第一延时模块20输出的第一延时信号为pha和phb，第一延时信号的数量为2；第二延时模块30输出的第二延时信号为phc和phd和phe和phf时，第二延时信号的数量为4；第二延时信号的数量为第一延时信号数量的2n倍，任意一个第一延时信号对应两个第二延时信号，在此情况下，由于第一延时信号的数量为2，则n＝2，实际上第二延时信号的数量为2n，也即数量为4。
49.由此可知，采用本实施例所提供的时钟信号控制电路可以借助信号处理模块将时钟脉冲信号clk处理为时钟输入信号clk_in，并针对时钟输入信号clk_in进行两个阶段的延迟处理以形成若干第二延时信号，由于若干第二延时信号输出高电平信号的时段之间存在延时差，利用信号输出模块可以将同时处于高电平状态下的若干第二延时信号提取为脉冲信号并合成为频率为时钟脉冲信号clk的2n倍的时钟输出信号clk_out，从而在不单独设置供电电源的基础上，无需增加分频器或倍频器进行信号频率的转化，独立实现时钟脉冲信号的倍频效果，进而避免了因器件规模增加而导致的功耗提升。
50.实施例二
51.在实施例一的基础上，如图3所示，本技术提供了一种时钟信号控制电路，其中：
52.第一延时模块20包括至少一条延时电路，如图3所示，在图3所示出的方案中，第一延时模块20的延时电路包括两条延时电路，分别为第一延时电路201和第二延时电路202，第一延时电路201和/或第二延时电路202接收信号处理模块10输出的时钟输入信号clk_in并将时钟输入信号clk_in处理为第一延时信号，其中第一延时电路201对应输出第一延时信号pha，第二延时电路202对应输出第一延时信号phb。
53.可以理解的是，第一延时模块20也以包括多条延时电路，正如前文所述，时钟输出
信号clk_out和时钟脉冲信号clk之间的倍数为2n，其中n的取值与第一延时模块20输出的第一延时信号的数量相关，由于第一延时信号由延时电路直接生成，故第一延时模块20所包括的延时电路数量实际影响时钟脉冲信号的倍频效果。当所述第一延时电路201包括两条及以上的延时电路时，所述延时电路包括至少一条所述第一延时电路201和至少一条所述第二延时电路202，且所述第一延时电路201和所述第二延时电路202并行连接，所包括的延时电路既可以是第一延时电路201，也可以是第二延时电路202；与之对应的，第一延时模块20也以仅包括一条延时电路，当第一延时模块20也以仅包括一条延时电路时，第一延时模块20的延时电路为第一延时电路(201)或第二延时电路(202)的其中一个，本实施例对此不作具体限定。
54.进一步地，第一延时电路201包括串行连接的第一与非门电路2011和由多个反相器电路连接构成的第一反相电路2012，第二延时电路202包括串行连接的第二与非门电路2021和由多个反相器电路连接构成的第二反相电路2022；第二与非门电路2021的第一输入端与信号处理模块10连接，第一反相电路2012和第二反相电路2022分别与第二延时模块30连接。
55.第一延时电路201还包括连接于第一与非门电路2011与信号处理模块10之间的第一反相单元2013，信号处理模块10通过第一反相单元2013连接于第一与非门电路2011的第一输入端并通过第一与非门电路2011连接至第一反相电路2012。
56.可以理解的是，第一反相单元2013的作用在于使时钟输入信号clk_in的信号值反相输出，由于在使能信号en处于导通状态下时，时钟脉冲信号clk和时钟输入信号clk_in的信号值的相位相同，也即当时钟脉冲信号clk处于高电平时，时钟输入信号clk_in也处于高电平，因此当使能信号en处于导通状态且时钟脉冲信号clk上升沿开始之时，时钟输入信号clk_in进入下降沿，输出低电平信号。此时，由于第一延时电路201设置有连接于第一与非门电路2011与信号处理模块10之间的第一反相单元2013，当时钟输入信号clk_in输出高电平信号时，第一反相单元2013可以使输出反相的低电平信号，考虑到第一与非门电路2011在其中一个输入端为低电平时可以直接输出高电平，从而第一延时电路201可以直接输出第一延时信号pha。
57.进一步地，第二延时模块30包括2n条延时电路，第二延时模块30的延时电路包括成对设置的第三延时电路301和第四延时电路302，第三延时电路301和第四延时电路302并联设置，第三延时电路301和第四延时电路302接收第一延时信号并将第一延时信号处理为第二延时信号，其中：
58.第三延时电路301包括串行连接的第三与非门电路3011和由多个反相器电路连接构成的第三反相电路3012，第四延时电路302包括串行连接的第四与非门电路3021和由多个反相器电路连接构成的第四反相电路3022；
59.第三与非门电路3011的第一输入端与第一延时电路201或第二延时电路202连接，第四与非门电路3021的第一输入端与第一延时电路201或第二延时电路202连接，第三反相电路3012和第四反相电路3022分别与信号输出模块40连接；
60.第三延时电路301还包括连接于第三与非门电路3011与第一延时模块20之间的第二反相单元3013，第二延时模块30通过第二反相单元3013连接于第三与非门电路3011的第一输入端并通过第三与非门电路3011连接至第三反相电路3012。
61.可以理解的是，第二反相单元3013的作用与第一反相单元2013的作用类似，其是使第一延时信号pha或者第一延时信号phb的信号值反相输出，由于第一延时信号pha或者第一延时信号phb在时钟输入信号clk_in处于高电平状态下时势必会输出高电平信号，在第二反相单元3013将该高电平信号反相输出之后，考虑到第二与非门电路3011在其中一个输入端为低电平时可以直接输出高电平，从而第二延时电路301可以直接输出第二延时信号phd或第二延时信号phf。
62.进一步地，第一反相电路2012、第二反相电路2022、第三反相电路3012和第四反相电路3022均包括2m个反相器，m为大于或等于1的正整数，且第一反相电路2012的反相器数量与第二反相电路2022的反相器数量相同，第三反相电路3012的反相器数量与第四反相电路3022的反相器数量相同。
63.作为一种优选的实施方案，第一反相电路2012的反相器数量与第二反相电路2022的反相器数量、第三反相电路3012的反相器数量、第四反相电路3022的反相器数量均为2个。
64.可以理解的是，由于反相器可以响应于输入信号并通过反相操作延时输出，因此通过增删第一反相电路2012、第二反相电路2022、第三反相电路3012和第四反相电路3022中的反相器数量可以合理地控制第一延时信号或第二延时信号同时位于高电平状态下二者重合的时间，也即是信号输出模块40所输出的时钟输出信号clk_out位于高电平状态下的占空比。
65.进一步地，第三延时电路301的输出端连接至第四与非门电路3021的第二输入端，第四延时电路302的输出端连接至第三与非门电路3011的第二输入端。
66.采用第三延时电路301的输出端连接至第四与非门电路3021的第二输入端的用意在于，由于第一延时信号pha或者第一延时信号phb在时钟输入信号clk_in处于高电平状态下时势必会输出高电平信号，在第二反相单元3013将该高电平信号反相输出之后，考虑到第二与非门电路3011在其中一个输入端为低电平时可以直接输出高电平，经过第三反相电路3012的偶数次反相处理后，其依旧是高电平输出；以此类推，由于第一延时信号pha或者第一延时信号phb在进入第四延时电路302时，没有反相器设计进行反相输出，因此当第一延时信号pha或者第一延时信号phb以高电平信号输出时，也即第二延时信号phd或者第二延时信号phf接收高电平信号输入时，第四与非门电路3021的两个输入端均为高电平信号，输出低电平信号，经过第四反相电路3022信号的偶数次反相处理后，其依旧是低电平信号输出，换言之，第二延时信号phc或第二延时信号phe输出低电平信号。
67.同理，第四延时电路302的输出端连接至第三与非门电路3011的第二输入端，亦是为了相应在第一延时信号pha输出低电平信号时，第三与非门电路3011能够根据第二延时信号phc或者第二延时信号phe输出的高电平信号快速响应以输出低电平状态下的第二延时信号phd或者第二延时信号phf。
68.进一步地，第三反相电路3012包括反相信号输出端，当第一延时电路201包括两条及以上的延时电路时，反相信号输出端的一端连接于第三反相电路3012中的第m个反相器与第m+1个反相器之间，m为大于或等于1的正奇数，反相信号输出端的另一端连接第一延时电路201的第二输入端或第二延时电路202的第二输入端。
69.可以理解的是，反相信号输出端输出的信号应当与第三反相电路3012实际输出的
信号相位相反，因此需将反相信号输出端的端口设置于第三反相电路3012中的第m个反相器与第m+1个反相器之间，由此可以接收到反相于第三反相电路3012输出信号的信号值。反相信号输出端的另一端连接第一延时电路201的第二输入端或第二延时电路202的第二输入端，换言之，反相信号输出端输出的信号分别为第一反相信号phx和第二反相信号phy，其中：第一反相信号phx接入第二与非门电路2021的第二输入端，第二反相信号phy接入第一与非门电路2011的第二输入端。
70.进一步地，信号处理模块10包括串行连接的第五与非门电路1011和第三反相单元1012，第五与非门电路1011的第一输入端接入时钟脉冲信号clk，第五与非门电路1011的第二输入端接入使能信号en，第五与非门电路1011的输出端与第三反相单元1012的第一端连接，第三反相单元1012的第二端与第一延时模块20连接。
71.可以理解的是，当时钟脉冲信号clk和使能信号en同时为高电平输入时，根据逻辑电路原理，第五与非门电路1011响应于时钟脉冲信号clk和使能信号en输出的低电平信号，并输出低电平信号给第三反相单元1012，第三反相单元1012进行反相输出，由于其接收到的单端信号为低电平信号，故输出高电平信号，也即时钟输入信号clk_in；经过第五与非门电路1011和第三反相单元1012两次相位反转的时钟输入信号clk_in一方面基本保留了时钟脉冲信号clk的逻辑值，另一方面通过使能信号en的引入，也可以通过使能信号en的开启或关断及时地对时钟脉冲信号clk进行控制。
72.具体地，第一反相单元2013、第二反相单元3013和第三反相单元1012均包括2m-1个反相器，m为大于或等于1的正整数。换言之，第一反相单元2013、第二反相单元3013和第三反相单元1012均包括奇数个反相器，由于第五与非门电路1011为与非门电路，当时钟脉冲信号clk和使能信号en均为高电平信号时，将时钟脉冲信号clk和使能信号en合并为单端信号的过程中，势必会输出与时钟脉冲信号clk相位相反的信号值，因此，将第一反相单元2013、第二反相单元3013和第三反相单元1012的数量均设置为2m-1个，可以保证输出信号的相位与时钟脉冲信号clk相同的信号，从而实现对第五与非门电路1011输出的单端信号的反相输出。
73.进一步地，第三延时电路301和第四延时电路302分别接入信号输出模块40，信号输出模块40对第三延时电路301和第四延时电路302输出的第二延时信号进行合成处理以生成时钟输出信号clk_out；信号输出模块40沿远离第二延时模块30的方向包括x组信号输出电路co，x组信号输出电路co串行连接，信号输出电路co包括若干信号合成单元cou，x为大于或等于2的正整数，其中：
74.第一组信号输出电路co包括n个信号合成单元cou，第一组信号输出电路co的任一信号合成单元cou的第一输入端和第二输入端分别与对应的第三延时电路301和第四延时电路302连接，以提取第三延时电路301和第四延时电路302同时输出高电平信号时的脉冲波段并作为脉冲信号输出到下一组信号输出电路co；
75.第x组信号输出电路co仅包括一个信号合成单元cou，第x组信号输出电路co的信号合成单元cou的第一输入端和第二输入端分别与第x-1组信号输出电路co的信号合成单元cou连接以接收由第x-1组信号输出电路co的信号合成单元cou输出的若干脉冲信号，并提取第x-1组信号输出电路co的全部处于高电平状态下的脉冲信号的脉冲波段作为时钟输出信号。
76.可以理解的是，第一组信号输出电路co包括的n个信号合成单元cou中，n的取值同样与第一延时模块20输出的第一延时信号的数量相关；信号合成单元cou的两个输入端分别对应与同一第一延时电路201连接的第三延时电路301和第四延时电路302的输出信号连接，并根据第三延时电路301和第四延时电路302同时输出高电平信号时的脉冲波段并作为脉冲信号输出到下一组信号输出电路co。
77.以当n＝2时作为示例，第二组输出电路co仅包括一个信号合成单元cou，第二组信号输出电路co的信号合成单元cou的第一输入端和第二输入端分别与第一组信号输出电路co的信号合成单元cou连接以接收由第一组信号输出电路co的信号合成单元cou输出的若干脉冲信号，并提取第一组信号输出电路co的全部处于高电平状态下的脉冲信号的脉冲波段作为时钟输出信号。
78.可选地，信号合成单元cou为同或门电路。
79.可以理解的是，信号输出模块40的运作过程是将若干第二延时信号的高电平阶段进行合并，以实现倍频功能；而实际上决定倍频频率的，是第一延时模块20输出的第一延时信号的数量，如前文所述，倍频的计算依据为时钟脉冲信号clk的2n倍，n为大于或等于1的正整数，如图3所示，当n＝2时，时钟输出信号clk_out输出的频率为时钟脉冲信号clk信号频率的4倍。
80.由此可知，实施例二提供的时钟信号控制电路在第一延时模块或第二延时模块中采用与非门电路和多个反相器串联的方式进行信号的转换和延时以生成若干个第二延时信号，并通过信号输出模块对若干个第二延时信号全部处于高电平状态下的脉冲信号的脉冲波段作为时钟输出信号，时钟输出信号的输出频率为从而在不增加额外功耗和负载的前提下，实现时钟信号的频率为时钟脉冲信号的频率的2n倍，从而实现倍频效果。
81.实施例三
82.在实施例一和实施例二提供的时钟信号控制电路基础上，如图4-6所示，本技术实施例提供了一种时钟信号控制电路的时序流程，其中：
83.本实施例以第一反相电路2012、第二反相电路2022、第三反相电路3012和第四反相电路3022均只包括两个反相器，第一反相单元2013、第二反相单元3013、第三反相单元1012均只有一个反相器，且延时电路总数为2，也即第一延时模块20仅包括一条第一延时电路201和一条第二延时电路202的情况为例进行时序描述，其中，第一反相电路2012、第二反相电路2022的延时时长为t1，第三反相电路3012和第四反相电路3022的延时时长为t2，第一反相单元2013、第二反相单元3013、第三反相单元1012的延时时长为t_inv1，第一反相电路2012、第二反相电路2022、第三反相电路3012和第四反相电路3022中单个反相器的延时时长为t_inv2，时钟信号clk与使能信号en经由第五与非门电路1011和第三反相单元1012生成时钟输入信号clk_in，所经延时为tclk_dly，时序分析如下，由于同或门电路和与非门电路的延时时间对最终结果影响较小，故已忽略，具体地：
84.第一阶段，当使能信号en置为高电平后，时钟信号clk上升沿时输出高电平信号，经由第五与非门电路1011和第三反相单元1012生成时钟输入信号clk_in，此时的延时为tclk_dly，时钟输入信号clk_in此时由低电平向高电平变化。
85.由于第一延时模块20的第一与非门电路2011的第一输入端连接有第一反相单元2013，在第一反相单元2013输出低电平信号之后，第一与非门电路2011可以直接输出高电
平信号，经过第一反相电路2012的两次相位翻转后输出延时后的高电平信号，也即第一延时信号pha，以时钟输入信号clk_in为起点，此时的延时为t1+t_inv1；
86.同样地，在第一延时信号pha产生并进入第二延时模块30之后，由于第二延时模块30的第三与非门电路3011的第一输入端连接有第三反相单元3013，高电平的第一延时信号pha经过第三反相单元3013变化为低电平信号，第三与非门电路3011可以直接输出高电平信号，经过第三反相电路3012的两次相位翻转后输出延时后的高电平信号，也即第二延时信号phd，以第一延时信号pha进入第二延时模块30为起点，此时的延时为t2+t_inv1；
87.由于第二延时信号phd和第一延时信号pha同为高电平信号，第四与非门电路3021的第一输入端可以直接输出低电平信号，经过第四反相电路3022的两次相位翻转后输出延时后的低电平信号，也即第二延时信号phc，以第二延时信号phd进入高电平状态为起点，此时的延时为t2；
88.此时，第二延时信号phc和第二延时信号phd通过信号输出模块40产生在同一时刻第一个同为高电平的脉冲信号，脉宽为t2；
89.由于第一延时电路201对应的反相信号输出端输出的第一反相信号phx经过第四反相电路3022的其中一个反相器的相位翻转变化为高电平信号，此时的延时为t2-t_inv2；第一反相信号phx进入第二延时电路202并与时钟输入信号clk_in同为高电平进入第二与非门电路2021以输出低电平信号，经过第二反相电路2022的两次相位翻转后输出延时后的低电平信号，也即第一延时信号phb，此时的延时为t1；
90.此后第一延时信号phb产生并以低电平脉冲进入第二延时模块30之后，与第二延时电路202连接的第四延时电路301优先接收信号、第四与非门电路3021快速响应并输出高电平信号，经过第四反相电路3022的两次相位翻转后输出延时后的高电平信号，也即第二延时信号phe，此时的延时为t2，此后，第二延时电路201对应的反相信号输出端输出的第二反相信号phy经过与第二延时电路202对应连接的第四反相电路3022其中一个反相器的相位翻转变化为低电平信号进入第一与非门电路2011的第二输入端，此时的延时为t2-t_inv2；
91.第二延时信号phe生成并以高电平状态输出至与第二延时电路202对应连接的第三反相电路3012的第二输入端，并与经过第三反相单元3013的相位翻转生成的高电平信号共同进入与第二延时电路202对应连接的第三反相电路3012已生成低电平信号，该信号经过第三反相电路3012的两次相位翻转后输出延时后的低电平信号，也即第二延时信号phf，此时的延时为t2+t_inv1；
92.此时，第二延时信号phe和第二延时信号phf通过信号输出模块40产生在同一时刻第二个同为高电平的脉冲信号，脉宽为t2。
93.在第一阶段，通过反相电路或反相单元的延时，第二延时信号phc、第二延时信号phd、第二延时信号phe和第二延时信号phf的高电平信号互有交叠，且互有延迟，其中，第二延时信号phc和第二延时信号phd之间间隔的延时时长为t2，第二延时信号phc和第二延时信号phe之间间隔的延时时长为t1+t2，第二延时信号phe和第二延时信号phf之间间隔的延时时长为t2；在此期间共出现了两个同一时刻两个第二延时信号同为高电平的脉冲信号，脉宽均为t2。
94.第二阶段，使能信号en维持在高电平状态，时钟信号clk上升沿时输出高电平信
号，经由第五与非门电路1011和第三反相单元1012生成时钟输入信号clk_in，此时的延时为tclk_dly，时钟输入信号clk_in此时由高电平向低电平变化。
95.由于第一延时模块20接收到的时钟输入信号clk_in为低电平信号，故第二延时电路202优先响应，第二与非门电路2021的第一输入端接收时钟输入信号clk_in并输出高电平信号，经过第二反相电路2022的两次相位翻转后输出延时后的高电平信号，也即第一延时信号phb，以时钟输入信号clk_in为起点，此时的延时为t1。
96.在第一延时信号phb产生并进入第二延时模块30之后，由于第二延时模块30中对应第二延时电路202的第三与非门电路3011的第一输入端连接有第一反相单元3013，第一延时信号phb经过第一反相单元3013以使其相位翻转为低电平信号，第三与非门电路3011接收该低电平信号并输出高电平信号，经过第三反相电路3012的两次相位翻转后输出延时后的高电平信号，即第二延时信号phf，以第一延时信号phb进入第二延时模块30为起点，此时的延时为t2+t_inv1。
97.此时第二延时信号phf和第一延时信号phb同为高电平状态，共同输入对应第二延时电路202的第四与非门电路3021并输出低电平信号，经过第四反相电路3022的两次相位翻转后输出延时后的低电平信号，即第二延时信号phe，以第一延时信号phb和第二延时信号phf进入第四与非门电路3021为起点，此时的延时为t2，此后，第二延时电路201对应的反相信号输出端输出的第二反相信号phy经过与第二延时电路202对应连接的第四反相电路3022其中一个反相器的相位翻转变化为高电平信号进入第一与非门电路2011的第二输入端，此时的延时为t2-t_inv2。
98.此时，第二延时信号phe和第二延时信号phf通过信号输出模块40产生在同一时刻第二个同为高电平的脉冲信号，脉宽为t2。
99.第二反相信号phy以高电平状态接入第一与非门电路2011的第二输入端，由于时钟输入信号clk_in维持在低电平状态下，故在经过第一反相单元2013的相位变换之后，翻转后的高电平信号与第二反相信号phy共同进入第一与非门电路2011并输出低电平信号，经过第一反相电路2012的两次相位翻转后输出延时后的低电平信号，即第一延时信号pha，此时的延时为t1。
100.在第一延时信号pha产生并进入第二延时模块30之后，与之对应的第四延时电路302优先对第一延时信号pha作出反馈，第一延时信号pha接入第四与非门电路3021并输出高电平信号，经过第四反相电路3022的两次相位翻转后输出延时后的高电平信号，即第二延时信号phc，此时的延时为t2。
101.第一延时信号pha和第二延时信号phc共同接入第三延时电路301，由于第二延时模块30中对应第一延时电路201的第三与非门电路3011的第一输入端连接有第一反相单元3013，第一延时信号pha经过第一反相单元3013以使其相位翻转为高电平信号，第三与非门电路3011接收该高电平信号和高电平状态的第二延时信号phc并输出低电平信号，经过第三反相电路3012的两次相位翻转后输出延时后的低电平信号，即第二延时信号phd，此时的延时为t2。
102.此时，第二延时信号phc和第二延时信号phd通过信号输出模块40产生在同一时刻第二个同为高电平的脉冲信号，脉宽为t2。
103.通过反相电路或反相单元的延时，第二延时信号phc、第二延时信号phd、第二延时
信号phe和第二延时信号phf的高电平信号互有交叠，且互有延迟，其中，第二延时信号phc和第二延时信号phd之间间隔的延时时长为t2，第二延时信号phc和第二延时信号phe之间间隔的延时时长为t1+t2，第二延时信号phe和第二延时信号phf之间间隔的延时时长为t2；在此期间共出现了同一时刻两个第二延时信号同为高电平的脉冲信号，脉宽均为t2。
104.在第二阶段，通过反相电路或反相单元的延时，第二延时信号phc、第二延时信号phd、第二延时信号phe和第二延时信号phf的高电平信号互有交叠，且互有延迟，其中，第二延时信号phc和第二延时信号phd之间间隔的延时时长为t2，第二延时信号phc和第二延时信号phe之间间隔的延时时长为t1+t2，第二延时信号phe和第二延时信号phf之间间隔的延时时长为t2；在此期间共出现了两个同一时刻两个第二延时信号同为高电平的脉冲信号，脉宽均为t2。
105.可以理解的是，第一阶段和第二阶段分别对应的是时钟脉冲信号clk的上升沿和下降沿，也即一个完整的脉冲时间t，采用本技术提供时钟信号控制电路可以在一个完整的脉冲时间t内生成四个同一时刻两个第二延时信号同为高电平的脉冲信号，换言之，在一个完整的脉冲时间t形成了四倍频的脉冲信号。当然，本实施例是以延时电路总数为2，也即第一延时模块20仅包括一条第一延时电路201和一条第二延时电路202的情况为例进行时序描述，事实上当第一延时模块20中的延时电路总数更多时，可以产生更高频率的倍频信号；通过调节第一反相电路2012、第二反相电路2022、第三反相电路3012、第四反相电路3022、第一反相单元2013、第二反相单元3013和第三反相单元1012的反相器数量，可以调节倍频信号位于有效电平下的占空比。
106.实施例四
107.本技术还提供了一种图像传感器，包括像素电路、模数转换电路及以上实施例所提到的时钟信号控制电路，其中像素电路和模数转换电路相互连接，模数转换电路包括模数转换器、计数器和存储器，其中，本技术所提供的时钟信号控制电路用于为计数器提供倍频的时钟脉冲信号。
108.综上所述，本技术实施例提供的时钟信号控制电路及图像传感器，通过第一延时模块和第二延时模块依次对信号处理模块输出的时钟输入信号进行处理，再通过对延时处理后的信号合成为时钟输出信号，时钟输出信号的频率为所述时钟脉冲信号的2n倍，n为大于或等于1的正整数，从而实现数字信号的频率变换。
109.以上所描述的实施例仅仅是本技术的一部分实施例，而不是全部的实施例。通常在附图中描述和示出的本技术实施例的组件可以以各种不同的配置来布置和设计。因此，在附图中提供的本技术的实施例的详细描述并非旨在限制本技术的保护范围，而仅仅是表示本技术的选定实施例。基于此，本技术的保护范围应以权利要求的保护范围为准。此外，基于本技术的实施例，本领域技术人员在没有做出创造性劳动的前提下可获得的所有其它实施例，都应属于本技术保护的范围。