技术特征：
1.一种时钟信号控制电路，其特征在于，包括：信号处理模块，所述信号处理模块接收时钟脉冲信号和使能信号并将所述时钟脉冲信号和所述使能信号合成为时钟输入信号；若干第一延时模块，所述第一延时模块与所述信号处理模块连接，所述第一延时模块接收所述时钟输入信号并将所述时钟输入信号处理为第一延时信号，若干所述第一延时信号输出高电平信号的时段之间存在延时差；若干第二延时模块，所述第二延时模块与所述第一延时模块连接，所述第二延时模块接收所述第一延时信号并将所述第一延时信号处理为第二延时信号，若干所述第二延时信号输出高电平信号的时段之间存在延时差；信号输出模块，所述信号输出模块与若干所述第二延时模块连接，所述信号输出模块接收所述第二延时信号并将若干所述第二延时信号合成为时钟输出信号；所述时钟输出信号的频率为所述时钟脉冲信号的2n倍，n为大于或等于1的正整数。2.如权利要求1所述的时钟信号控制电路，其特征在于，所述第一延时模块包括至少一条延时电路，所述第一延时模块的所述延时电路包括第一延时电路和第二延时电路，所述第一延时电路和/或所述第二延时电路接收所述时钟输入信号并将所述时钟输入信号处理为所述第一延时信号，其中：所述第一延时电路包括串行连接的第一与非门电路和由多个反相器电路连接构成的第一反相电路，所述第二延时电路包括串行连接的第二与非门电路和由多个反相器电路连接构成的第二反相电路；所述第二与非门电路的第一输入端与所述信号处理模块连接，所述第一反相电路和所述第二反相电路分别与所述第二延时模块连接；所述第一延时电路还包括连接于所述第一与非门电路与所述信号处理模块之间的第一反相单元，所述信号处理模块通过所述第一反相单元连接于所述第一与非门电路的第一输入端并通过所述第一与非门电路连接至所述第一反相电路。3.如权利要求2所述的时钟信号控制电路，其特征在于，当所述第一延时模仅包括一条延时电路时，所述延时电路为所述第一延时电路或所述第二延时电路；当所述第一延时电路包括两条及以上的延时电路时，所述延时电路包括至少一条所述第一延时电路和至少一条所述第二延时电路，且所述第一延时电路和所述第二延时电路并行连接。4.如权利要求3所述的时钟信号控制电路，其特征在于，所述第二延时模块包括2n条延时电路，所述第二延时模块的所述延时电路包括成对设置的第三延时电路和第四延时电路，所述第三延时电路和所述第四延时电路并联设置，所述第三延时电路和所述第四延时电路接收所述第一延时信号并将所述第一延时信号处理为所述第二延时信号，其中：所述第三延时电路包括串行连接的第三与非门电路和由多个反相器电路连接构成的第三反相电路，所述第四延时电路包括串行连接的第四与非门电路和由多个反相器电路连接构成的第四反相电路；所述第三与非门电路的第一输入端与所述第一延时电路或所述第二延时电路连接，所述第四与非门电路的第一输入端与所述第一延时电路或所述第二延时电路连接，所述第三反相电路和所述第四反相电路分别与所述信号输出模块连接；所述第三延时电路还包括连接于所述第三与非门电路与所述第一延时模块之间的第
二反相单元，所述第二延时模块通过所述第二反相单元连接于所述第三与非门电路的第一输入端并通过所述第三与非门电路连接至所述第三反相电路。5.如权利要求4所述的时钟信号控制电路，其特征在于，所述第三延时电路的输出端连接至所述第四与非门电路的第二输入端，所述第四延时电路的输出端连接至所述第三与非门电路的第二输入端。6.如权利要求4所述的时钟信号控制电路，其特征在于，所述第一反相电路、所述第二反相电路、所述第三反相电路和所述第四反相电路均包括2m个反相器，m为大于或等于1的正整数，且所述第一反相电路的反相器数量与所述第二反相电路的反相器数量相同，所述第三反相电路的反相器数量与所述第四反相电路的反相器数量相同。7.如权利要求6所述的时钟信号控制电路，其特征在于，所述第三反相电路包括反相信号输出端，当所述第一延时电路包括两条及以上的延时电路时，所述反相信号输出端的一端连接于所述第三反相电路中的第m个反相器与第m+1个反相器之间，m为大于或等于1的正奇数，所述反相信号输出端的另一端连接所述第一延时电路的第二输入端或所述第二延时电路的第二输入端。8.如权利要求4所述的时钟信号控制电路，其特征在于，所述信号处理模块包括串行连接的第五与非门电路和第三反相单元，所述第五与非门电路的第一输入端接入所述时钟脉冲信号，所述第五与非门电路的第二输入端接入所述使能信号，所述第五与非门电路的输出端与所述第三反相单元的第一端连接，所述第三反相单元的第二端与所述第一延时模块连接。9.如权利要求8所述的时钟信号控制电路，其特征在于，所述第一反相单元、所述第二反相单元和所述第三反相单元均包括2m-1个反相器，m为大于或等于1的正整数。10.如权利要求4所述的时钟信号控制电路，其特征在于，所述第三延时电路和所述第四延时电路分别接入所述信号输出模块，所述信号输出模块对所述第三延时电路和所述第四延时电路输出的所述第二延时信号进行合成处理以生成时钟输出信号；所述信号输出模块沿远离所述第二延时模块的方向包括x组信号输出电路，x组所述信号输出电路串行连接，所述信号输出电路包括若干信号合成单元，x为大于或等于2的正整数，其中：第一组所述信号输出电路包括n个信号合成单元，第一组所述信号输出电路的任一所述信号合成单元的第一输入端和第二输入端分别与对应的所述第三延时电路和所述第四延时电路连接，以提取所述第三延时电路和所述第四延时电路同时输出高电平信号时的脉冲波段并作为脉冲信号输出到下一组所述信号输出电路；第x组所述信号输出电路仅包括一个信号合成单元，第x组所述信号输出电路的所述信号合成单元的第一输入端和第二输入端分别与第x-1组所述信号输出电路的所述信号合成单元连接以接收由第x-1组所述信号输出电路的所述信号合成单元输出的若干所述脉冲信号，并提取第x-1组所述信号输出电路的全部处于高电平状态下的所述脉冲信号的脉冲波段作为时钟输出信号。11.如权利要求10所述的时钟信号控制电路，其特征在于，所述信号合成单元为同或门电路。12.一种图像传感器，其特征在于，包括像素电路、模数转换电路及如权利要求1-11任
一项所述的时钟信号控制电路。
技术总结
本申请实施例提供了一种时钟信号控制电路及图像传感器，其中时钟信号控制电路包括信号处理模块、若干第一延时模块、若干第二延时模块和信号输出模块，通过若干第一延时模块和若干第二延时模块依次对信号处理模块输出的时钟输入信号进行处理，再通过对延时处理后的信号合成为时钟输出信号，时钟输出信号的频率为所述时钟脉冲信号的2n倍，n为大于或等于1的正整数，从而在不增加电路体积和功耗的前提下，实现数字信号的倍频效果。实现数字信号的倍频效果。实现数字信号的倍频效果。
技术研发人员：刘浩杰 汤黎明
受保护的技术使用者：思特威（上海）电子科技股份有限公司
技术研发日：2022.09.27
技术公布日：2023/3/23