专利名称：用户使用的解调器的制作方法
技术领域：
本发明一般涉及接收机和解调器，它们使用响应于包含模拟信号的码元的数字处理，尤其涉及这种设备，它至少包括下列装置中的一种(a)比较价廉的模-数转换器，用于对每个码元仅取样一次;(b)按CORDIC函数工作的消旋器;(c)数字消旋器，产生表示频率和相位校正值的数字信号，输入到与数字移相器相连的解调器，以控制模-数转换器对该输入取样的时间。
图1是使用数字处理的已有相移键控接收机的框图。此接收机响应入射到天线10上的带噪声载频抑制四相相移键控(QPSK)调制电磁波。入射到天线10上的电磁波转换成电信号，由高(RF)、中(IF)放级12放大。该电磁波载波频率具有在电磁波QPSK发射机中确定的精确控制载波频率，并包括具有预定频率例如20mHz的码元。
高中放级12的输出信号并行地施加于混频器14和16，并分别响应于±45°移相器18和20产生的相互正交的振荡信号。移相器18和20又响应于压控可变频率本机振荡器22，该振荡器22的输出频率近似等于高、中放级12的抑制载频。混频器14和16的输出分别施加到与发射波形匹配的低通滤波器24和26。该低通滤波器24和26产生表示码元的可变模拟基带信号，这些码元又会处理成表示输出信号的信息。滤波器24和26的基带输出信号一般称为I1和Q通道信号。
滤波器24和26产生的I和Q通道信号分别通过增益可变放大器23和25施加到模-数转换器28和30，以可变的频率，一般约为码元率的两倍，对基带I和Q信号幅度取样。控制放大器23和25的增益，使提供给转换器28和30的模拟信号的最大幅度在转换器能控制的最佳范围内。在正常操作时，转换器28和30对提供给它们的I和Q通道信号进行每个码元两次的取样，其位置大致在码元中央和在两相邻码元之间。转换器28和30输出表示施加到转换器上的每个码元的幅度和极性的多位数字输出信号。包括在分开的集成电路芯片上的转换器28和30是相当昂贵的，因为它们必须以接近40MHz的频率对基带I和Q通道模拟信号进行取样。
转换器28和30产生的I和Q数字信号并行地施加到载波跟踪器32、码元跟踪器34和幅度跟踪器36，这些均为包括在单片常规集成电路芯片上的数字处理电路。载波跟踪器32产生一个数字信号，其值表示振荡器22的输出和中、高放级12的抑制载频输出之间频率和相应的极性差别和数量差别。码元跟踪器34产生一个数字信号，其值表示转换器28和30取样时间相对于这些取样时间的理想位置的极性误差和数量误差。幅度跟踪器36响应于转换器28和30的I和Q输出信号以及最佳幅度的参考值，在该参考值上，转换器应当工作，并产生用于增益可变放大器23和25的控制信号。转换器28和30和I和Q输出信号还施加于输出处理电路37。通常，数字信号具有8至10位，以便特别为放大器23和25的控制提供必要的分解精度。
跟踪器32、34和36产生的数字信号分别施加于模-数转换器38、40和42，这些模-数转换器的模拟输出信号分别施加于低通滤波器44、46和48。滤波器44的输出信号控制振荡器22的频率和相位，使它们完美地等于高、中放级12所得抑制载频的频率和相位。滤波器46的输出提供给压控可变频率振荡器50，其输出控制时钟源51产生的时钟脉冲的相位。源51产生的时钟脉冲并行地施加于模-数转换器28和30的时钟输入端，以在转换器对提供给它们的模拟输入进行取样时进行控制。提供给转换器28和30的时钟输入端的时钟脉冲的频率近似等于施加于转换器的码元率的2倍。低通滤波器48的输出并行地提供给增益可变放大器28和25的增益控制输入端。
尽管图1的接收机工作令人满意，用作日常消费品却极其昂贵，其中涉及制造上百万个装置，因而即使每个装置节省几分钱也会很要紧。与图1所示的接收机关联的主要费用花在要求模-数转换器28和30进行的对每个码元的两次取样。模-数转换器及其驱动的数字处理电路，其成本随着工作频率的提高显著地增加。需要三个模-数转换器及其驱动的数字处理电路，其成本随着工作频率的提高显著地增加。需要三个模-数转换器和与其相联的低通滤波器也明显地增加了图1所示接收机的成本。尤其，转换器46必须输出一个至少8位的信号来适当地控制增益可变放大器23和25。
因此，本发明的一个目的在于提供一种比较便宜的新型改进的码元调制信号数字处理接收机和解调器。
本发明的另一个目的在于提供一种新型改进的码元调制信号数字处理接收机和解调器，其中，对每个码元的模拟信号仅仅作一次抽样。
本发明的再一个目的在于提供一种新型改进的码元调制信号数字处理接收机和解调器，其中仅包括控制载频和码元跟踪的数字处理。
本发明的进一步目的在于提供一种新型改进的码元调制信号数字处理接收机和解调器，其中接收机使用频率固定的本机振荡源数字电路，用于校正模-数转换器输出的振荡源所得实际频率和信号调制载频之间的频率和相位误差。
本发明的又一个目的在于提供一种新型改进的码元调制信号数字处理接收机和解调器，其中接收机使用了数字处理电路，用比较价廉的数-模转换器来控制施加到模-数转换电路上的基带模拟信号的幅度。
按照本发明的一个方面，响应于模拟基带信号的码元的解调器包括比较价廉的模-数转换器，它响应于用于对信号仅作每个码元一次取样的信号。为使成本降低到最小，模-数转换器不能以比码元率高2倍的频率对码元取样。取样频率、码元率和模-数转换器类型之间的关系是一种能以2倍码元率对信号取样的可比模-数转换器，其成本比这种模-数转换器的成本至少约高30%。对于日常消费器来说，这成本30%的增加是一个值得重视的因素。在本发明的一个实际的实施例中，设计成每秒处理20兆个码元，能每秒取样20兆次的而不能每秒取样40兆次的模-数转换器，其成本是能每秒取样40兆次的可比模-数转换器的成本的20%，可比转换器是指具有相同参数(例如分解精度和幅度输入范围)但取样频率不同的转换器。因此，相对于已有的市售接收机一般每个码元取样两次，每个码元仅取样一次达到了节省集成电路模-数转换器成本80%。
虽然我们了解已有取样频率为每个码元取样一次的转换器，但这种已有技术有缺陷，不适合日常消费用，例如数字QPSK电视接收。Mueller等人在1976年5月出版的IEEE通信会刊第COM-24卷第516-531页揭示了脉冲幅度调制系统的数字码元率定时恢复方法，但其中定时误差难以测定。其所得估计值指示每个码元的到达时间，但有大的偏差。Jennings等人在1985年7月出版的IEEE通信会刊第COM-33卷第729-731页揭示了一种系统，可提供模-数转换器仅在接收到一些数字序列之后对每个码元进行一次取样的定时信息。这些方案中没有一个可实际用于低成本日常消费品。
按照本发明的又一方面，响应于具有因信号调制载频和本机频率源之间的频率和相位误差引起的残留分量的模拟信号码元的解调器或接收机包含响应于该模拟信号产生第一I和Q通道数字信号的装置，而且第一I和Q通道数字信号的值由包括残留分量的模拟信号的取样幅度决定。响应于第一I和Q通道数字信号的装置产生频率和相位误差已校正的第二I和Q通道数字信号，又产生第三数字信号，其值表示频率和相位误差。通过把第一I和Q通道数字信号根据CORDIC函数与第三数字信号合并产生第二I和Q通道数字信号，第二I和Q通道数字信号的类型一般如Voler在1959年9月出版的电子计算机IRE会刊第330-334页中所揭示。
已有解调器通常用的第二I和Q通道数字信号简单产生方法是用查表只读存储器(ROM)来取得代表频率和相位误差表示角正弦和余弦值的信号。从ROM中读取的值根据一对方程式与第一数字信号值合并来产生第二I和Q数字信号。然而，已有的方案需要极其大量的半导体构件。不用查表方法而用CORDIC函数来解方程式，可以节省约50%门电路数量。最好把CORDIC函数方案和以接近码元频率的频率对模拟信号取样结合到一个装置中，以降低总成本。
解调器最好包括在接收机内，该接收机具有(1)本机频率源，输出标称频率，该频率易按一ωi值进行变化;(2)把包括有调制在载频上的码元的输入信号与本机频率源输出合并的装置。I和Q通道数字信号的值由调制方式以及载频和本机频率源的频率和相位决定。第三数字信号值补偿第二I和Q通道数字信号的值。可变数字移相器的第一和第二输入分别响应于数字信号和时钟脉冲二信号的至少一个，时钟脉冲近似地为码元率的整数倍(包括1倍)，由接近该频率的信号模-数转换装置控制取样时间，因此取样时间随移相器第一输入端的值的变化而变化。这种与对每个码元进行一次取样相结合的控制取样时间和补偿频率和相位误差的数字方法不需要模-数转换器以及额外的低通滤波器，而只要廉价的模-数转换器。通过使用CORDIC函数和比较价廉的1位∑-△(sigma-delta)调制器产生用于放大器的增益控制信号，来控制施加于模-数转换器的模拟信号的幅度，这样可节省更多的费用。
在一个最佳施实施例中，数字移相器的第一输入端响应于一函数表示值的比较，该函数的值至少有一个对应于转换装置所取的不同标样(K)和(K-1)的数字信号值。第一输入信号根据函数(标号(P(K))P(K-1)+(-标号P(K-1))P(K)得出，其中，P(K)是转换装置对码元K所取标样的表示值，P(k-1)是转换装置对码元(K-1)所取标样的表示值。对第一输入端的控制最好响应于一个或两个第二数字信号。
根据本发明的一个具体的方面，载频为ωi的已调输入信号接收机包括标称频率ωo为ωi的本机振荡器。根据输入信号和本机振荡器，产生I和Q通道基带模拟信号，I和Q通道基带信号包括因载频和本机振荡器频率和相位之间的误差引起的残留分量。第一和第二模-数转换器以每个码元仅一次的方式分别对I和Q通道基带模拟信号取样，以产生第一I和Q通道数字信号，其值由经取样的I和Q模拟信号值决定。消旋器装置根据第一I和Q通道数字信号产生第二I和Q通道数字信号，其值已校正频率和相位误差。模-数转换装置对I和Q通道基带信号的取样时间控制根据I和Q通道数字信号中的至少一个进行。输出装置根据第二I和Q通道数字信号产生与载频所调信息相似的信息。
消旋器最好包括反馈装置，该反馈装置根据第二I和Q通道数字信号产生进一步指示频率和相位误差的数字信号。消旋器根据第一I和Q数字信号和进一步指示信号控制第二I和Q通道数字信号的值。反馈装置直接产生此进一步指示的数字信号以控制第二I和Q通道数字信号的产生，不必转换为模拟信号。
本发明的上述和更进一步目的、特征和优点从下列对几个具体实施例的详细描述，尤其是结合附图的详细描述，将变得更明显。
如前所述图1是已知的使用数字处理电路的相移键控接收机和解调器的框图;
图2是本发明的使用数字处理电路的接收机和解调器最佳实施例的框图;
图3是应用在图2的消旋器的框图;
图3A是图3消旋器的一个单元级的框图;
图4是应用在图2的码元跟踪器的框图;
图5是图4的误差量度计算器的框图;
图6是应用在图2中的载频跟踪器的框图;
图7是应用在图2中的幅度跟踪器的框图;
图8是应用在图2中的备用码元跟踪器的框图。
现在参见图2，其中，本发明的最佳实施例的接收机和解调器的前端部分基本上与图1所示的已有的接收机的前端部分相同，也包括天线10、高、中放级12、混频器14和16、+45°和-45°移相器18和20、匹配低通滤波器24和26和增益可变放大器23和25。频率可变的压控振荡器22由本机振荡器21代替，它输出的频率等于高、中放级12的固定频率输出，振荡器21没有控制输入端。图2的接收机和解调器较适合日常消费用，振荡器21的频率没有特殊稳定措施，使用期间允许相当大的变动，而且经得起因制造容差引起的装置与装置之间的不同。
匹配滤波器24和26的基带、模拟I和Q通道输出信号分别施加于模-数转换器54和56。转换器54和56在匹配滤波器24和26所得I和Q四相相移键控模拟信号的每个码元期间，仅对滤波器输出信号取样一次。为使费用降到最低，转换器54和56不能与已有技术的转换器28和30的要求一样对提供给它们的信号中的每个码元取样两次。因此，转换器54和56以及它们驱动的数字电路的成本显著地低于转换器28和30以及它们驱动的数字电路的成本。图2和I和Q基带信号需要每个码元仅被转换器54和56取样一次，这是因为，下文所述应用在图2的码元跟踪处理的属性。
在以20MHz进行取样的一个最佳实施例中，各转换器54和56为SONY的CXD1172AM，能以40MHz进行取样的可46SONYD1179Q或TRW1175N2C40转换器的成本高于SONYCXD1172AM约400%。虽然本发明尤其适用于每秒处理15-35兆个码元，但许多原理可适用于其码元率范围。
转换器54和56产生数字信号，其值表示被它们取样的模拟输入信号的极性和幅度。在最佳实施例中，每个转换器54和56对每个取样产生一个6位信号。为了降低分解精度，每个转换器54和56能根据各个取样产生一个4位信号。
转换器54和56的Iin和Qin通道数字输出信号的幅度由下列因素确定(a)提供给混频器14和16的载频抑制QPSK调制;(b)本机振荡器21输出的频率和相位相对于高、中放级12提供给混频器14和16的抑制载频的频率和相位之差引起的误差分量;(c)码元率和转换器54和56取样频率之差引起的误差分量。Iin和Qin信号提供给包括在单片集成电路芯片上的定制大规模集成数字处理电路57。电路57包括消旋器电路58，该电路响应于Iin和Qin以及表示频率和相位差的误差分量的数字信号电路58响应于其输入信号，以根据下式产生数字输出信号I＝Iincosφ-Qinsinφ (1)Q＝Qincosφ+Iinsinφ (2)按本机振荡器21的输出频率(ωo)和放大器12的抑制载频输出频率(ωo)之间的频率和相位偏移校正电路58的I和Q数字输出信号。根据下文描述的CORDIC函数计算I和Q的值，与已有的查找表或泰勒级数方式相46费用显著降低，因为相对于这些做法，CORDIC的做法减少了约50%的门电路数。
电路58的I和Q输出信号并行地施加于输出装置37、载频跟踪器60、码元跟踪器62和自动增益控制器，后三者装于包含处理电路57的单块集成电路信片上。载频跟踪器60产生一数字输出信号，该信号有表示本机振荡器21与高、中入级12抑制载频之间频率和相位差值Φ的极性和幅度位，并作为相位输入信号施加到数字消旋器58，而不必转换成模拟信号，这有助于降低成本。
码元跟踪器62的数字输出信号具有表示校正施加到模-数转换器54和56上的各码元取样所需时移的极性和幅度，该数字输出信号为数字异步移相器66的控制输入，异步移相器66包括在单片集成电路芯片上的数字处理电路57内。移相器66最好是名称为“异步数字移相器”的共同待批申请中描述的类型，(由Goldenberg等人于1992年12月23日申请，一起作了转让)。移相器66还响应于时钟源68，时钟源68的频率略高于提供给模-数转换器65和56的基带I和Q通道信号的码元频率，或者在接近码元率的整数倍(大于1倍)的频率进行某些操作的情况下，时钟68的频率接近于码元率的倍数，因而移相器66包括一分频器，其分频系数等于此倍数，以产生施加到转换器的取样。移相器66根据码元跟踪器62的输出，在时钟源68的脉冲施加于模-数转换器54的时钟输入端或取样控制输入端时对每个码元进行一次控制。
自动增益控制器64根据消旋器58的I和Q输出，产生控制放大器23和25的增益的信号。控制器64包括比较价廉的一位∑-△调制器，最好是Agranal等人撰写的“∑△M的设计方法”一文中描述的类型(该文刊载在1983年3月第三卷的IEEE通信会刊的第360-369页上)，这样就不需要图1的传统数-模转换器42必须使用的8-10位数字信号。控制器64内的调制器形成的可变频率恒幅、恒宽输出脉冲施加到低通滤波器70，该低通滤波器70有一提供给放大器23和25的增益控制输入的模拟输出。
现在参见图3。这是转换器58的粗略框图，用来根据Iin、Qin和Φ按照方程式(1)和(2)计算I和Q的值。计算I和Q值简单的方法是使用查表法或正弦、余弦乘法器来计算方积式(1)和(2)中的sinΦ和cosΦ值。然而，这些简单的方法使用了大量的集成电路元件。用如Volder所述的CORDIC函数方法，可以减少集成电路元件的数量约50%，显著地节省了成本。
图3的CORDIC计算机包括级联单元级80.0、80.1、80.2、…80.K…80.(M)(其中M为奇整数)。这样，单元级80.0响应于模-数转换器54和56的Iin和Qin输出，其后的单元级80.K响应于单元级80.(K-1)的输出信号I(K-1)和Q(K-1)。连接在奇数单元级输出和相邻的较高偶数单元级之间的寄存器80.1…81.p…81.(M-2)(其中P和M为奇整数，在图3的电路中单元级80为偶数)，用与转换器54和56取样频率相同的频率触发。另外，单元级80.0…80.K…80.M分别响应于ζ计算器82产生的值ζo、…ζK…ζM，ζ计算器82响应于载频跟踪器60的Φ输出信号(用2的补数记数法)和移相器62提供给转换器54和56的取样脉冲。ζ计算器82根据Φ的值为单元级80.0，80.1，80.2…80.K…80.M中每一个级产生一个可以为0也可以为1的一位ζ值。
在稳定状态下，对提供给转换器54和56的模拟信号的每个码元时间计算一次ζ值。对于每组Iin和Qin，单元级80.M产生一ωi作为消旋器58的输出的I和Q值。ζ值是载频跟踪器60所得Φ的最高有效位;与级80.1关联的ζ1值是Φ中第二最高有效位;与ζ2-ζM分别相关联的是值Φ2-ΦM。Φ2值等于Φ值，其两个最高有效位被舍去，而第三最高有效位在数字值上取反。单元级80.2-80.M的各个ζ值与预定角αj相关联，所以用于单元级80.2的α2为26.5°，用于单元级80.3的α3值为14.04°等，所以αj＝arctan(1/2j-1)，j从整数α…K…M中选择。在一个最佳实施例中，M＝7，所以有8个单元级80，即80.0-80.7。
在选择的位移位和极性反转之后，单元级80.2-80.M的输入按ζ的函数ωi合，即IK＝Ik-1+(1-2ζK)QK-12-(K-1)(3)QK＝Qk-1+(1-2ζK-1)IK-12-(K-1)(4)单元级80.0根据Iin和Qin按下式产生I0和Q0I0＝(1-2ζ0)Qin(5)Q0＝(2ζ-1)Iin(6)而单元级80.1根据下式产生I1和Q1I1＝I0(1-2ζ1)Q0(7)Q1＝Q0+(2ζ1-1)I0(8)由于(1-2ζj)和(2ζj-1)的值可以仅为+1和-1，所以与(1-2ζj)和(2ζj-1)的乘积基本上包含表示特定单元级的Qk-1和IK-1输入最高有效位极性反转和非反转的选择。这些操作用半加器不难实现。通过在移位寄存器中把位移动到右边的(K-1)单元级也不难进行与2-(K-1)的乘积。
ζ计算器82响应于载频跟踪器60产生的Φ值，以产生ζ0，ζ1…ζK…ζM的一位值。对于图3中所示的具体的结构，分别把载频跟踪器60所得Φ的最高有效位和第二最高有效位提供给单元级80.0和80.1的输入端作为信号ζ0和ζ1。载频跟踪器60所得Φ值中第三最高有效位(被倒相器83反转了极性)和Φ值中剩余的位一起提供给ζ块84.2，它产生单元级80.2和80.3的输入ζ2和ζ3，以及多位信号Φ4，而Φ4的值由块84.2的Φ2输入和存储在块84.2中的α2和α3值确定。
块84.2的Φ4输出提供给锁存器86.4，该锁存器与锁存器81.1-81.(M-2)同时，由移相器66的输出触发。锁存器86.4向ζ块84.6提供ζ块84.2的Φ1输出锁存复制信号。ζ块84.4根据锁存器86.4的输出和存储在其内的α4和α5值产生一位信号ζ4和ζ5，并分别提供给单元级80.4和80.5输入端。另外，ζ块84.4根据锁存器86.4的输出和存储在ζ块内的α4和α5值产生多位信号Φ6。ζ块84.6的Φ6多位输出提供给锁存器86.6，锁存器86.6响应于移相器66的脉冲，向ζ块84.6提供ζ块84.4的Φ6输出锁存复制信号。ζ块84.6根据锁存器86.6的输出和存储在其内的α6和α7值产生一位α6和α7信号，这些信号ζ6和ζ7提供给单元级80.6和80.7的ζ输入端。
所有ζ块84.2、84.4和84.6除了存储在其内的值之外，在结构上均相同。因此，对ζ块84.2的描述足以代替对ζ块84.4和84.6的。如图3所示，ζ块84.2根据Φ2值产生Φ4、ζ2和ζ3信号。ζ块84.2包括分别存储表示α2(26.5°)和α3(14.04°)的数字值的预布线多位数字寄存器88.2和88.3。指示极性的寄存器88.2和88.3所存信号最高有效位翻转极性，以产生分别表示-α2和-α3的数字值;-α2和-α3值分别存储在预布线寄存器88.2′和88.3′内。存储在寄存器88.2和88.2′内的数字电平提供给混合器90.2的信号输入端，而存储在寄存器883和88.3′内的信号提供给混合器90.3的信号输入端。混合器90.2包括响应于Φ2最高有效位的控制输入端，所以当Φ2的最高有效位二进制值改变时，与寄存器88.2和88.2′提供给混合器输入端的数字电平相同的α2和-α2值提供给混合器90.2的多位输出。在数字加法器92.2中把混合器90.2的多位输出和提供给ζ计算器84.2的Φ2多位值合并，产生一个等于Φ2和混合器90.2的输出之和的Φ3多位输出。加法器92.2的Φ3输出中最高有效位连接到混合器90.3的控制输入端，以控制混合器的α3和-α3输入之一与混合器的联接。在数字加法器92.3中把混合器90.3和加法器92.2的多位输出加在一起，产生Φ4多位输出，提供给ζ块84.4的输入端。
Φ2和Φ3的最高有效位与提供给混合器90.2和90.3的控制输入端的值相同分别由反相器94.2和94.3翻转二进制电平。因此，反相器94.2和94.3输出一位Φ2和Φ3最高有效位的2的补码，以提供值等于ζ2和ζ3的信号。在一个码元时间内必须维持反相器94.2和94.3的输出恒定;达到这一点是由于把反相器94.2和94.3的输出提供给锁存器96.2和96.3，而且此二锁存器的触发信号与移相器66施加到转换器54和56的取样脉冲相同。由此，锁存器96.2和96.3产生恒定二进制值，指示转换器54和56所进行每次取样间隔ζ2和ζ3。锁存器96.2和96.3的输出分别提供给单元ωi80.2和80.3的ζ输入。块84.4和84.6以相似的方法构成，以分别把ζ4-ζ7输入提供给单元级80.4-80.7的ζ输入。
为了解方程式(5)和(6)，单元级80.0包括分别响应于转换器54和56产生的Iin和Qin信号的乘法器110和112。乘法器110和112还分别响应于(1-2ζ0)和(2ζ0-1)值，(1-2ζ0)和(2ζ-1)的值为分别由电路114和116产生的±1，而电路114和116又响应于ζ0值。实际上，乘法器110有1二进制半加器，按ζ0的一位值和极性指示Im最高有效位进行模2相加。(大量的包括(1-2ζK)和(2ζK-1)的乘法运算和操作用相似的方法由单元级80.0-80.M完成。)乘法器110的输出分别提供给单元级80.0和I0和Q0输出端。
为了解方程式(7)和(8)，单元级80.1包括乘法器118和120。该乘法器分别响应于施加给单元级80.1输入端的单元级80.0的I0和Q0输出。乘法器118和120还响应于电路122和124按照(2ζ1-1)和(1-2ζ1)计算得到的±1值，而电路122和124响应于ζ1值。乘法器118所得乘积输出分别提供给加法器126和128的一个输入端。加法器126和128的其它输入端分别响应于提供给单元级80.1的Q0和I0信号。加法器126和128分别产生表示Q1和I1的输出信号。
剩余的单元级80.2……80.K…80.M相互之间非常相似，通常取图3A的单元级80.K电路图所示的形式，它用于解方程式(3)和(4)。单元级80.K响应于单元级80.(k-1)的IK-1和QK-1输出信号。单元级80.K的IK-1和QK-1输入信号分别提供给加法器130和132的一个输入端。移位寄存器134通过把单元级80.K的QK-1输入向右移动(K-1)位，来产生加法器130的其它输入，移位寄存器134的输出提供给乘法器136的一个输入端。乘法器136剩余的输入为(1-2ζK)和电路138响应于提供给它的ζK输入信号所产生的信号一样。乘法器136的输出提供给加法器130的其它输入。
通过把单元级80.K的IK-1输入提供给移位寄存器140，把IK-1信号向右移动(K-1)位，来产生加法器132的剩余输入。移位寄存器140的输出在乘法器142中与电路144根据ζK值产生的信号，(2ζK1)相乘。乘法器142的输出提供给加法器132剩余的输出端。加法器130和132分别产生指示IK和QK的输出信号。
虽然如图3所示，图中的设置包括(M+1)个分开的单元级80.0-80.M，可以理解在最佳实施例中，使用(M+1)个单元级不是必要的。相反，在最佳实施例中可以使用多个这样的单元级，“最后”一级的输出信号再循环返回到前级，使需要的硬件最少。
图4是码元跟踪器62的方块图，它响应于消旋器58的I和Q输出信号中的一个或两个，为数字移相器66提供一个控制信号，并对时钟68起反应。移相器66当取样脉冲加到模-数转换器54和56时才进行控制。在较佳的实施例中，消旋器58的I和Q输出信号加到误差度量计算机150，后者基本上是比较由模-数转换器54和56所输出的模拟I和Q基带信号的邻近取样。根据该邻近的取样值，判定邻近码元对零点交叉线的大致偏差。实际上，加到转换器54和56的每个取样脉冲产生于加到该转换器的每个码元的中心。码元定时误差按下式计算
(标号I(K))I(K-1)+(-标号I(K-1))I(K)+(标号Q(K))Q(K-1)+(-标号Q(K-1))Q(K)(9)其中，I(K)为码元K的I表达式值，I(K-1)为码元(K-1)的I表达式值，Q(K)为码元K的Q表达式值，以及Q(K-1)为码元(K-1)的Q表达式值。
一对邻近位的码元定时误差信号，由误差度量计算器150产生，并提供给数字环路滤波器152，后者基本上为一个低通滤波器，基截止频率为时钟68频率的面分之零点几。环路滤波器152的输出加到积分器154，它用以累加经滤波的码元定时误差值，以产生一表示实际相移值的信号，该信号施加于来自时钟68的脉冲上，故取样脉冲在每个码元之后即加到模-数转换器54和56，其位置大致在每个码元的中心处。积分器154的数字输出信号加到数字移相器156，后者最好用Goldenberg等人共同转让申请中所揭示的那样类型。由时钟68加到移相器156的脉冲，其频率略高于加到转换器54和56的码元的频率。移相器156基本上响应于由积分器154提供给它的数字控制信号，延迟所选来自时钟68的脉冲，按所要求的定时将取样脉冲提供给模-数转换器54和56。
图5表示码元定时误差量度计算器150的一种较佳的配置，其中包括诸如I和Q码元定时误差计算信通160和162等。经信道160和162传送的码元定时误差计算值在加法器164中ωi合成复合的码元定时误差输出信号。因I通道160和Q通道162相同，故仅对I计算信通加以描述。图5中，Q通道的相应部件用与I通道所用相同的参照号表示，只是在Q通道的每个参照号后添加一个尾标“.1”。
I计算信通160响应于消旋器计算器58对模-数转换器54所得取样K的I输出。信通160的输入用I(K)表示，并由延迟单元166延迟或具有转换器所加基带信号中相邻码元的时间间隔。延迟单元166由此产生输出信号I(K-1)，其数值为模-数转换器取样码元(K-1)的函数。上述I(K-1)输出加到乘法器168的一输入端，其第二个输入端等于I(K)的标号，即I(K)的极性指示最高有效位的值，为标号检测器170所得结果。乘法器168的输出按(标号I(K)I(K-1)加到加法器172的一输入端。
加法器172的其它输入为等于(一标号I(K-1))I(K)的数字信号。为此，延迟单元166的I(K-1)输出的最高有效位通过“一标号”单元174变换为二进制数值;而该单元的倒相输出加到乘法器176的一输入端。该乘法器第二个输入端的信号等于I(K)，其最后产生的输出加到加法器172的第二输入端，后者根据下式由此产生输出信号(标号I(K))I(K-1)+(-标号I(K-1))I(K)(10)Q信通162响应于数字信号Q(K)，并根据下列等式产生类似的输出(标号Q(K))Q(K-1)+(-标号Q(K-1))Q(K)(11)I和Q通道160和162的最终输出在加法器164中ωi合，后者根据上述等式(9)产生输出信号，表示一对相邻码元的码元定时误差。
不必在所有例子中都采用I和Q通道。在某些情况下可以仅用一个通道来产生码元误差校正信号。然而，消旋器58的输出最好加到码元跟踪器62，转换器54和56的输出就可以直接加到码元跟踪器，以降低输出装置37所得信号的分解精度。
现在参阅图6所示载频跟踪器60的方块图。该跟踪器响应于消旋器58的I和Q输出，而消旋器用来产生一个信号，以表示本机振荡器21与加到混频器14和16的射频信号的抑制载频这两者之间的频率和相位误差。图6所示电路包括误差量度计算器180，它主要比较消旋器58I和Q输出的幅度，以根据下式产生信号
(-标号(Q))(I)+(标号(I))Q(12)相位误差量度计算器180包括乘法器182和184，其第一输入端分别响应于消旋器58的I和Q输出。乘法器182的第二输入响应于(-标号(Q))(例如由标号检测器186产生)，而乘法器184的第二输入则等于(标号(I))，例如由标号检测器188产生。乘法器182和184的输出在加法器190中ωi合，并根据上述等式(12)产生输出信号。因此，加法器190的输出表示本机振荡器21与施加到混频器14和16的载频之间的总的相位误差。
相位误差量度计算器180的输出信号加到低通环路滤波器192，其截止频率在时钟68频率的百分之零点几与百分之几之间。环路滤波器192的输出在积分器194中累积，其输出信号表示相位校正Φ，被加到消旋器58。
现在参见图7所示自动增益控制器68的方块图，该控制器用于可变增益放大器23和25，使加到模-数转换器54和56的基带交流信号振幅受到控制。从根本上来看，图7所示的电路确定了I或Q信号最大值的幅度，将该幅度与基准值比较，并将已整形的所得误差信号加到如以上Agrawal所揭示的一位∑-△调制器。该调制器产生一串、宽度固定频率可变的脉冲，经一个低通滤波器平均后提供-模拟输出信号，作为增益控制信号加到放大器23和25。由于能比较价廉地达到与8至10位数-模转换器42所能达到的几乎相同的分解精度，故将一位∑-△调制器用作数-模转换器是相当有利的。
至此，再将由消旋器58产生的I和Q信号，或转换器54和56和Iin和Qin输出分别加到绝对值电路196和198;在所述实施例中，消旋器的输出被加到绝对值电路。绝对值电路196和198从I和Q信号中消去表示极性的最高有效位，然后将它们送到比较器200。比较器200选择具有最大幅度的I或Q信号，并从基准值中将它减去，该基准值与模-数转换器54和56的模拟输入的最大幅度(A)有关。由此产生的数字误差信号送到低通环路滤波器202，其截止频率为时钟68频率的百分之几。环路滤波器202的输出送至一位∑-△调制器204，它包含在与电路58、60和62相同的集成电路芯片中。∑-△调制器204产生一串频率可变的恒幅脉冲，经低通滤波器70平均成一幅度可变的模拟信号，作为增益控制信号提供给可变增益放大器23和25。
图8表示用以定时脉冲加到模-数转换器54和56时进行控制的一种替换的实施例。图8与图4相同，它们都包含图5中所示的码元误差量度计算器150，用以驱动环路滤波器152。然而，图8所示的电路并不包括时钟信号源68和数控移相器66。而代之以将滤波器152的输出送到一位∑-△调制器206，后者包含在与电路58、60和62相同的集成电路芯片中。调制器206输出一串变频恒幅脉冲，送到低通滤波器208，后者的模拟输出送到压控振荡器210的频率控制输入端。压控振荡器210产生一输出，其频率大致等于加到模-数转换器54和56的码元的频率。振荡器210的输出送至转换器54和56的时钟输入端，使转换器取样其上所加基带模拟信号，每码元取样一次，最好在每个码元的中心取样。
以上尽管描述和说明了本发明的多个特定的实施例，但显然可以在不脱离本发明所附权利要求书限定的实质精神和范围内，对上述详细描述的各个实施例作出种种变换。
权利要求
1.一种响应于码元的解调器所述码元在模拟基带信号中具有一码元率，其特征在于，所述解调器包括模-数转换器装置以及数字信号处理电路，所述模-数转换器装置响应于每个码元仅取样一次的信号，所述数字信号处理电路响应于所述转换器装置的数字输出，且所述模-数转换器装置不能对一速率两倍于或高于码元率的码元进行取样，所述取样频率、码元率和模-数转换器装置类型应当使以两倍速率进行信号取样的可比模-数转换器装置的成本，至少比所述模-数转换器装置的成本约高出30%。
2.如权利要求1所述的解调器，其特征在于，所述解调器包含于一接收机内，所述接收机响应于由模拟基带信号调制的一载频，且所述接收机包括响应于载频，以取得信号的装置。
3.如权利要求1所述的解调器，其特征在于，所述码元率和取样频率约为每秒1500万至3500万次。
4.如权利要求1所述的解调器，其特征在于，所述数字处理电路响应于所述转换器装置的数字输出，用以当所述转换器装置对信号取样时控制相应的定时。
5.如权利要求1所述的解调器，其特征在于，所述转换器装置包括含于一芯片上的至少一块模一数转换器集成电路，所述模一数转换器集成电路芯片的成本，不高于用作可比模-数转换器装置的一块模一数集成电路芯片成本的约70%。
6.如权利要求1所述的解调器，其特征在于，所述基带信号包括因载有该调制基带信号的载频与本振频率源之间的频率和相位误差所产生的残留成分;所述数字处理电路响应于所述转换器装置产生一含有校正频率和相位误差值的另一信号;所述数字处理电路包括响应于该另一信号的反馈环路，用以产生其数值由所述频率和相位误差确定的一附加信号;所述附加信号控制所述另一信号的值;所述数字处理电路将由所述转换器装置所得数字输出值的函数表示与连续码元进行比较而产生一数字信号，该数字信号的值表示所述码元由转换器装置取样的相应定时要改变;且所述解调器还包括响应于该改变表示数字信号和时钟脉冲的一数控可变移相器，时钟脉冲频率约等于所述转换器码元取样时间控制速率的整数倍。
7.如权利要求6所述的解调器，其特征在于，响应于所述另一信号控制由所述转换器装置取样所述码元的相应定时。
8.如权利要求6所述的解调器，其特征在于，所述模-数转换器装置产生包括第一I和Q通道数字信号的数字输出，所述数字处理电路产生包括第二I和Q通道数字信号的另一信号，所述数字处理装置将所述第一I和Q通道信号与附加信号ωi合，产生与CORDIC函数相一致的第二I和Q通道信号。
9.如权利要求8所述的解调器，其特征在于，响应于所述另一信号控制由所述转换器装置取样的所述码元的相应定时。
10.如权利要求6所述的解调器，其特征在于，所述数字处理电路和数控移相器包含在一单片集成电路芯片上。
11.如权利要求10所述的解调器，其特征在于进一步包括可变增益装置，用以控制由所述转换器装置取样的信号的幅度;所述芯片上的数字处理电路包括一位∑-△调制器，它响应于所述数字输出产生一用以控制所述可变增益装置的控制信号。
12.如权利要求1所述的解调器，其特征在于，所述数字处理电路响应于由所述转换器装置产生的数字输出的函数表示产生一控制信号，该控制信号的值表示当所述基带信号由所述转换器装置取样的相应定时要改变;且所述解器还包括响应于该具有在相应定时改变表示值的控制信号，将基带信号的取样脉冲馈送到所述转换器装置的馈送装置。
13.如权利要求12所述的解调器，其特征在于，所述馈送装置包括一位∑-△调制器以及响应于该∑-△解调器输出信号的一压控振荡器。
14.如权利要求12所述的解调器，其特征在于，所述数字处理电路将由所述转换器装置数字输出值的函数表示与连续码元进行比较而产生一数字信号，该数字信号的值表示所述信号由转换器装置取样的相应定时要改变;所述解调器还包括响应于该改变表示数字信号和时钟脉冲的一数控可变移相器，时钟脉冲频率约为用以控制所述转换器信号取样时间的码元率的整数倍。
15.如权利要求12所述的解调器，其特征在于，所述一码元的改变表示数字信号作为(标号P(K))(P(K-1)+(-标号P(K-1)P(K)的函数而产生;其中，P(K)表示转换器装置对码元K的取样值，P(K-1)表示转换器装置对码元(K-1)的取样值。
16.如权利要求12所述的解调器，其特征在于，所述一码元的改变表示数字信号通过对许多码元(标号P(K))P(K-1)+(-标号P(K-1))P(K)的积分而产生;其中，P(K)表示转换器装置对码元K的取样值，P(K-1)表示转换器装置对码元(K-1)的取样值。
17.如权利要求12所述的解调器，其特征在于，所述基带信号包括因载有该基带信号的载频与本振频率源之间的频率和相位误差而产生的残留成分;所述转换器装置包括用以分别产生旋转Iin和Qin数字信号的第一和第二集成电路模-数转换器，该Iin和Qin信号因频率和相位误差而旋转;所述数字处理电路响应于该Iin和Qin数字信号，产生由Iin和Qin以及频率和相位误差指示所控制的消旋数字信号I和Q;所述一码元的改变表示数字信号作为(标号I(K))I(K-1)+(-标号I(K-1))I(K)+(标号Q(K))Q(K-1)+-标号Q(K-1))Q(K)的函数而产生;其中，I(K)，表示I相对于码元(K-1)的值，I(K-1)表示I相对于码元(K-1)的值，Q(K)表示Q相对于码元K的值，Q(K-1)表示Q相对于码元(K-1)的值。
18.如权利要求12所述的解调器，其特征在于，所述基带信号包括因载有该基带信号的载频与本振频率源之间的频率和相位误差而产生的残留成分;所述转换器装置包括用以分别产生旋转Iin和Qin数字信号的第一和第二集成电路模-数转换器，该Iin和Qin信号因频率和相位误差而旋转;所述数字处理电路响应于该Iin和Qin数字信号，产生由Iin和Qin以及频率和相位误差指示所控制的消旋数字信号I和Q;所述一码元的改变表示数字信号通过对许多码元(标号(K))I(K-1)+(-标号Q(K-1))I(K)+(标号Q(K))Q(K-1)+(-标号Q(K-1))Q(K)的积分而产生;其中，I(K)表示I相对于码元K的值，I(K-1)表示I相对于码元(K-1)的值，Q(K)表示Q相对于码元K的值，Q(K-1)表示Q相对于(K-1)的值。
19.如权利要求1所述的解调器，其特征在于，所述基带信号通过ωi合由码元调制的信号波与本振频率源而产生，所述数字处理电路响应于所述变换器装置产生另一信号，该另一信号具有校正所述载频和本振频率源之间的频率和相位差的数值。
20.如权利要求19所述的解调器，其特征在于，所述数字处理电路产生一附加信号，该附加信号含有表示校正载频和本振频率源之间的频率和相位差的数值，且该附加信号在所述数字处理电路内反馈，并与所述转换器装置的数字输出结合产生所述另一信号。
21.如权利要求20所述的解调器，其特征在于，所述模-数转换器装置产生作为第一I和Q通道信号的数字输出，所述数字处理电路产生作为第二I和Q通道信号的另一信号，所述数字处理装置ωi合第一I和Q通道信号与附加信号，产生与CORDIC函数相一致的第二I和Q通道信号。
22.如权利要求19所述的解调器，其特征在于，所述模-数转换器装置产生作为第一I和Q通道信号的数字输出，所述数字处理电路产生作为第二I和Q通道信号的另一信号，所述数字处理装置ωi合第一I和Q通道信号与附加信号、产生与CORDIC函数相一致的第二I和Q通道信号。
23.如权利要求19所述的解调器，其特征在于，响应于所述数字输出的函数，控制由所述转换器装置取样所述码元的相应定时。
24.如权利要求23所述的解调器，其特征在于，所述数字处理电路将由所述转换器装置数字输出值的函数表示与连续码元进行比较而产生一数字信号，该数字信号的值表示所述信号由转换器装置取样的相应定时要改变;所述解调器还包括响应于该改变表示数字信号和时钟脉冲的一数控可变移相器，时钟脉冲的频率为用以控制所述转换器信号取样时间的速率的整数倍。
25.如权利要求24所述的解调器，其特征在于，响应于所述另一信号，控制由所述转换器装置取样所述码元的相应定时。
26.一种用以接收含载频ωi的已调输入信号的接收机，其特征在于包括具有标称上等于ωi的一频率ωo的本机振荡器;响应于该输入信号和本机振荡器，以产生标称相位互相移位90°的I和Q通道基带模拟信号的装置，该I和Q通道基带信号包括因载频与本机振荡器频率之间频率和相位的误差而产生的残留成分;第一和第二模-数转换器，用以每个码元仅对I和Q通道基带模拟信号取样一样，以产生其数值取决于所取样的I和Q模拟信号的数值的第一I和Q通道数字信号。响应于第一I和Q通道数字信号，以产生含有校正频率和相位误差数值的第二I和Q通道数字信号的反旋装置;响应于至少一个I和Q通道数字信号，以控制模-数转换器装置取样I和Q通道基带信号的装置;响应于第二I和Q通道数字信号的输出装置。
27.如权利要求26所述的接收机，其特征在于，所述反旋装置包括响应于第二I和Q通道数字信号，以产生表示频率和相位误差的一附加数字信号的反馈装置，所述反旋装置响应于第一I和Q数字信号和该附加信号，控制第二I和Q通道数字信号的值;所述附加数字信号直接由反馈装置产生，并控制所述第二I和Q通道数字信号的产生，且无需转换到模拟信号。
28.如权利要求26所述的接收机，其特征在于，每个所述模-数转换器均为一集成电路，该每个模-数转换器集成电路的取样频率、码元率和类型应使以两倍速率取样码元的相可比模-数转换器集成电路的成本比所述模-数转换器装置的模-数转换器集成电路的成本高出至少30%。
29.如权利要求28所述的接收机，其特征在于，所述码元率约为每秒1500万至3500万次。
30.一种响应于模拟信号码元的解调器，该模拟信号含有因载有已调信号的载频与本振频率源之间的频率和相位误差而产生的残留分量，其特征在于包括响应于所述模拟信号，以产生其数值取决于模拟信号取样幅度和上述残留分量的第一I和Q通道数字信号的装置;响应于第一I和Q通道数字信号，以产生校正频率和相位误差的第二I和Q通道数字信号以及其数值表示频率和相位误差的第三数字信号的装置;所述第二I和Q通道数字信号通过按CORDIC函数ωi合第一I和Q通道数字信号与第三数字信号而产生。
31.如权利要求30所述的解调器，其特征在于，所述码元具有一码元率，所述用以产生第一数字信号的装置以接近该码元率的速率取样该模拟信号幅度，且所述解调器还包括响应于至少一个所述数字信号，以控制所述模块模拟信号取样时间的装置。
32.如权利要求30所述的解调器，其特征在于，所述码元具有一码元率，所述用以产生第一数字信号的装置以接近于该码元率的速率取样模拟信号幅度，且所述解调器还包括响应于至少一个第二数字信号，以控制模拟信号在一码元期间仅被取样一次的时间。
33.如权利要求30所述的解调器，其特征在于，所述码元具有一码元率，所述用以产生第一I和Q通道数字信号的装置包括以接近于该码元率的速率取样I和Q通道模拟基带信号的模-数转换器装置，所述每个码元仅由所述转换器装置取样一次，且在所述按受控取样频率下对I和Q通道模拟基带信号的取样次数响应于至少一个I和Q通道数字信号的函数。
34.如权利要求33所述的解调器，其特征在于，所述模-数转换器装置包括一集成电路模-数转换器，该集成电路模-数转换器不能以高于码元率的频率取样码元，所述码元率和集成电路模-数转换器应使能以两倍码元率取样码元的可比模-数转换器集成电路的成本高于所述集成电路模-数转换器成本至少约30%。
35.如权利要求30所述的解调器，其特征在于，所述码元具有一码元率，所述用以产生第一I和Q通道数字信号的装置包括以接近于该码元率的速率取样I和Q通道模拟基带信号的模-数转换器，所述每个码元仅由所述转换器装置取样一次，且在所述按受控取样频率下对I和Q通道模拟基带信号的取样次数响应于第二I和Q通道数字信号。
36.一种响应于输入信号的接收机，所述输入信号含有已调制于一载频上的码元，其特征在于包括一本振频率源，其输出标称频率允许在一组数值中变化;用以ωi合输入信号与本振源的输出，以产生其数值取决于调制方式以及载频和本振源的频率和相位的第一I和Q通道数字信号的装置;响应于第一I和Q通道数字信号，以产生第二I和Q通道数字信号以及第三数字信号的装置，所述第三数字信号的数值取决于载频和本振源的相应频率和相位，所述第二I和Q通道数字信号的数值补偿所述本振源标称频率对一组数值的偏差，所述第二I和Q通道数字信号通过按CORDIC函数组合第一I和Q通道数字信号与第三数字信号而产生。
37.一种响应于模拟信号码元的解调器，该码元具有一码元率，其特征在于包括响应于以接近于码元率的频率取样的该模拟信号，即每个码元仅对模拟信号取样一次，以产生其数值取决于该模拟信号的取样幅度的第一I和Q通道数字信号的装置;响应于第一I和Q通道数字信号，以产生第二I和Q通道数字信号和第三数字信号的装置，所述第三数字信号具有表示第一I和Q通道数字信号的频率和相位要进行校正的数值，所述第二I和Q通道数字信号的值由第三数字信号补偿;具有第一输入和第二输入的一可变数字移相器，其第一输入响应于至少一个数字信号，其第二输入响应于时钟脉冲，且所述时钟脉冲具有接近于码元率的频率，用以通过模-数转换器装置，以约为码元率整数倍的频率控制对所述信号的取样次数，所述取样次数随移相器第一输入值的变化而改变。
38.如权利要求37所述的解调器，其特征在于，通过按CORDIC函数组合第一I和Q通道数字信号与第三数字信号而产生第二I和Q通道数字信号。
39.如权利要求37所述的解调器，其特征在于，所述模-数转换器装置以接近于码元率的频率取样I和Q通道模拟信号，由此每个码元仅由所述转换器装置按接近于码元率的速率取样一次，所述I和Q通道模拟信号的取样次数经控制响应于至少一个第二I和Q通道数字信号。
40.如权利要求39所述的解调器，其特征在于，所述模-数转换器装置包含于一集成电路上，所述模-数转换器装置不能以两倍或更高于码元率的频率取样码元，所述码元率和模-数转换器装置应使能以两倍于码元率的频率取样码元的可比模-数转换器集成电路的成本比所述集成电路模-数转换器装置的成本至少约高于30%。
41.如权利要求37所述的的解调器，其特征在于，所述数字移相器以及用以ωi合第一I和Q数字信号与第三数字信号的装置均包含于一单片集成电路芯片上。
42.如权利要求41所述的解调器，其特征在于进一步包括用以控制由所述模-数转换器装置取样的信号幅度的可变增益装置，所述集成电路芯片包括一数字处理电路，它响应于至少一个I和Q通道数字信号，以产生用以控制该可变增益装置的增益的控制信号。
43.如权利要求42所述的解调器，其特征在于，所述用以产生增益控制信号的数字处理电路包括一个一位∑-△调制器。
44.如权利要求37所述的解调器，其特征在于，所述第一输入响应于至少一个所述数字信号值的函数表示与所述转换器装置所作取样(K)和(K-1)的比较，所述第一输入作为(标号P(K))P(K-1)+(-标号P(K-1))P(K)的函数而产生，其中，P(K)表示转换器装置对码元K的取样值，P(K-1)表示转换器装置的码元(K-1)的取样值。
45.如权利要求37所述的解调器，其特征在于，所述第一输入响应于对第二I和Q数字信号值表示与转换器装置所作取样(K)和(K-1)的比较，所述第一输入作为(标号I(K))I(K-1)+(-标号I(K-1))I(K)+(标号Q(K))Q(K-1)+(-标号Q(K-1))Q(K)的函数而产生;其中，I(K)表示I相对于码元K的值，I(K-1)表示I相对于码元(K-1)的值，Q(K)表示Q相对于码元K的值，Q(K-1)表示Q相对于码元(K-1)的值。
46.如权利要求37所述的解调器，其特征在于，所述模拟信号经ωi合载有调制模拟信号的载频与本振源输出而产生，该本振源输出的标称频率可在一ωi数值内变化;所述第一I和Q通道数字信号的数值取决于调制方式以及载频和本振源的相应频率和相位;第三数字信号的值表示载波和本振源相应频率和相位;所述第二I和Q通道数字信号的值补偿本振源标称频率在上述一ωi数值内的变化。
47.如权利要求37所述的解调器，其特征在于其第一输入响应于所述两个第二数字信号。
全文摘要
一种对有模拟信号的码元起作用的解调器，其中包括一对比较价廉的模-数转换器，用来每一码元只对I和Q通道信号取样一次。此转换器的输出和表示解调器输入频率、相位校正值的数字信号馈给消旋器，使其按CORDIC函数给出由上述校正值补偿的I和Q数字信号。还有一数字移相器对至少一个I和Q数字信号起作用，并控制上述转换器对输入信号取样的时间。
文档编号H04L27/00GK1092231SQ93121608
公开日1994年9月14日 申请日期1993年12月30日 优先权日1992年12月30日
发明者古拉姆兹·伊查克, 戈登堡·约夫, 拉加夫·斯里A 申请人:康姆斯崔姆公司