专利名称：一种在异步传输模式中抗干扰的通用总线接口电路的制作方法
技术领域：
本发明涉及通信领域中的ATM技术，具体地说，涉及到ATM的UTOPIA总线接口技术。
ATM信元在传输过程中，一般在信元的收发端都需要使用先进先出缓冲器(FIFO)作为信元缓冲，以适配UTOPIA总线传输速度与ATM处理速度的不一致。信元在UTOPIA总线上传输前，首先被写入FIFO中，待总线能够传输时，信元从FIFO中输出到UTOPIA总线上，进行传输；同样在信元的接收端接收信元时，信元首先从UTOPIA总线直接写入FIFO中，待接收端能够接收时，开始被接收端接收。
现有的一般ATM-UTOPIA总线接口的示意图，如
图1所示。ATM层与物理层PHY之间是通过UTOPIA总线来实现信元传输的，因此，ATM层、物理层PHY分别以控制逻辑模块11a、11b和FIFO 12a、12b为接口实现和UTOPIA总线的连接。由于ATM层与UTOPIA总线和物理层PHY与UTOPIA总线在处理速度上不一致，所以信元在ATM层与UTOPIA总线之间以及在物理层PHY与UTOPIA总线之间传输时需要使用FIFO来适配这种速度上的不一致。
由于FIFO只有数据与控制总线接口，而没有一般存储器所具有的地址总线接口。所以当控制总线受到噪声干扰时，特别是时钟信号受到干扰时，就可能使写入与读出FIFO的数据与UTOPIA总线的同步信号出现失步，例如UTOPIA总线的SOC信号对应的是信元的第一个字节，而由于控制总线的干扰，使得FIFO的读写误操作，这样SOC信号对应的不再是信元的第一个字节而可能是信元的第二个字节或前一个信元的最后一个字节，这样就造成了信元无法继续正确传输，通信陷入中断。在通常情况下，需要外部干涉才能恢复正常的通信。
为了解决由于控制总线受到噪声干扰而使信元无法继续正确传输的问题，使其在不需要外部干涉的情况下，继续正确传输下一个信元，有必要设计一种抗干扰的总线接口电路。
本发明的目的在于提供一种抗干扰的ATM-UTOPIA总线接口电路，实现ATM信元在控制总线受到噪声干扰时可以继续正确传输。
为达到本发明的目的，构造一种抗干扰的ATM-UTOPIA总线接口电路，包括ATM层的控制逻辑模块和FIFO，物理层的控制逻辑模块和FIFO，所述ATM层的控制逻辑模块和FIFO与所述物理层PHY的控制逻辑模块和FIFO之间通过UTOPIA总线相连，其特征在于它还包括用于控制所述ATM层的控制逻辑模块和FIFO的复位逻辑模块，用于控制所述物理层PHY的控制逻辑模块和FIFO的复位逻辑模块；所述复位逻辑模块的输入信号是系统复位信号和来自所述ATM层、所述物理层PHY的控制逻辑模块的信号，输出是所述控制逻辑模块和所述FIFO的复位信号。
所述复位逻辑模块由触发器、异或门、与门和或门构成；所述触发器接收来自所述控制逻辑模块的信号及时钟信号，输出端连接至所述异或门的一个输入端；所述异或门的另一个输入来自所述控制逻辑模块的信号，输出端连接到所述与门的一个输入端；所述与门的另一个输入来自所述控制逻辑模块的信号，所述与门的输出端与所述或门的一个输入端相连；所述或门的另一个输入来自系统复位信号，其输出为所述控制逻辑模块和所述FIFO的复位信号。
下面结合附图进一步详细说明本发明。
图1是一般的ATM-UTOPIA总线接口的示意图。
图2是本发明所述的ATM-UTOPIA总线接口电路示意图。
图3是图2中复位逻辑模块13a的结构示意图。
图4是复位逻辑模块13a中各信号的时序图。
图1所示的现有的ATM-UTOPIA总线接口电路，其工作原理已在前面详细描述过，这里不再赘述。
本发明所述的电路是在图1所示的ATM-UTOPIA总线接口电路的基础上，增加了复位逻辑模块13a、13b，其结构如图2。它包括ATM层的控制逻辑模块11a和FIFO12a，物理层PHY的控制逻辑模块11b和FIFO12b，以及用于控制所述ATM层的控制逻辑模块11a和FIFO12a的复位逻辑模块13a，用于控制所述物理层PHY的控制逻辑模块11b和FIFO12b的复位逻辑模块13b；所述ATM层的控制逻辑模块11a和FIFO12a通过UTOPIA总线与对应的所述物理层PHY的控制逻辑模块11b和FIFO12b相连；所述复位逻辑模块13a、13b的输入信号是系统复位信号和来自所述ATM层、所述物理层PHY的控制逻辑模块11a、11b的信号，输出是所述控制逻辑模块11a、11b和所述FIFO12a、12b的复位信号。
图2中的空闲状态信号Null static是本发明的关键信号，它指的是写入FIFO12a或12b中的信元在控制逻辑模块11a或11b的控制下已全部读出，而又没有信元要在下一个时钟周期写入FIFO12a或12b的状态；也只有在这个状态下，FIFO12a或12b和控制逻辑模块11a或11b处在与系统复位后的状态一致的状态，如果不一致就说明已处在被干扰状态(即出错状态)。所以在这个状态下加入复位信号可使FIFO12a或12b和控制逻辑模块11a或11b处在与系统复位后一致的状态，以消除干扰带来的影响。空闲状态信号Null static的产生视具体的控制逻辑模块11a、11b而定。时钟信号Clk是产生空闲状态信号Null static的时钟，来自控制逻辑模块11a、11b。所产生的复位信号Reset是在系统复位信号System Reset的基础上，在空闲状态信号Null static正跳变时叠加一个时针周期宽的脉冲信号而得到的。
为了消除噪声干扰带来的对后续信元传输产生的影响，在每一次FIFO12a、12b收发信元时，都要保证FIFO12a、12b都处在正确状态，以保证UTOPIA总线上的收发数据与总线信元的同步信号SOC以及控制逻辑模块11a、11b同步。由于UTOPIA总线上传输的是信元，所以在FIFO12a、12b收发完信元进入空闲状态时插入FIFO12a、12b与控制逻辑模块11a、11b的复位信号，使FIFO12a、12b与控制逻辑模块11a、11b进入正确状态，以保证上一次的信元收发不会对下一次的信元收发产生影响。
由于复位逻辑模块13a、13b的结构相同，图3只给出了复位逻辑模块13a的结构，它包括触发器FD1、异或门XOR1、与门和或门OR1。所述触发器FD1接收来自所述控制逻辑模块11a、11b的空闲状态信号Null static及时钟信号Clk，输出端连接至所述异或门XOR1的一个输入端；所述异或门XOR1的另一个输入也来自所述控制逻辑模块11a、11b的空闲状态信号Null static，输出端连接到所述与门AND1的一个输入端；所述与门AND1的另一个输入也来自所述控制逻辑模块11a、11b的空闲状态信号Null static，所述与门AND1的输出端与所述或门OR1的一个输入端相连；所述或门OR1的另一个输入来自系统复位信号System Reset，其输出为所述控制逻辑模块11a、11b和所述FIFO12a、12b的复位信号Reset。
空闲状态信号Null static与控制FIFO12a、12b读写的时钟信号Clk通过触发器FD1产生出脉冲信号ST1，该信号ST1是空闲状态信号Null static经过一个时钟宽度延时得到的；空闲状态信号Null static与信号ST1经过异或门XOR1产生信号ST2，这是有一个时钟宽的正脉冲信号，在空闲状态信号Null static跳变时产生；空闲状态信号Null static与信号ST2经过与门AND1产生信号ST3，它是每当信号Null static正跳变时产生的，即把信号ST2在空闲状态信号Null static负跳变时的正脉冲信号滤掉。信号ST3与系统复位信号System Reset经过或门OR1一起合成复位脉冲信号Reset，可以在FIFO12a、12b收发完信元进入空闲状态时，即空闲状态信号Null static为高时，自动地插入FIFO12a、12b及控制逻辑模块11a、11b的复位信号(Reset为高时复位)，使FIFO12a、12b以及控制逻辑模块11a、11b进入正确状态，以保证上一次的信元收发不会对下一次的信元收发产生影响。
图3中各信号的时序图如图4所示。
本发明所述的ATM-UTOPIA总线接口电路，可以解决控制总线受到噪声干扰时无法继续正确传输信元的问题，进一步提高总线速度和抗干扰能力，电路简单。
权利要求
1．一种抗干扰的ATM-UTOPIA总线接口电路，包括ATM层的控制逻辑模块(11a)和FIFO(12a)，物理层PHY的控制逻辑模块(11b)和FIFO(12b)，所述ATM层的控制逻辑模块(11a)和FIFO(12a)与所述物理层PHY的控制逻辑模块(11b)和FIFO(12b)之间通过UTOPIA总线相连，其特征在于整个电路还包括用于控制所述ATM层的控制逻辑模块(11a)和FIFO(12a)的复位逻辑模块(13a)，用于控制所述物理层PHY的控制逻辑模块(11b)和FIFO(11b)的复位逻辑模块(13b)；所述复位逻辑模块(13a、13b)的输入信号是系统复位信号(System Reset)和来自所述ATM层、所述物理层PHY的控制逻辑模块(11a、11b)的信号，输出是所述控制逻辑模块(11a、11b)和所述FIFO(12a、12b)的复位信号(Reset)。
2．如权利要求1所述的一种抗干扰的ATM-UTOPIA总线接口电路，其特征在于所述两个复位逻辑模块(13a、13b)的结构相同；均由触发器(FD1)、异或门(XOR1)、与门(AND1)和或门(OR1)构成；所述触发器(FD1)接收来自所述控制逻辑模块(11a、11b)的信号及时钟信号(Clk)，输出端连接至所述异或门(XOR1)的一个输入端；所述异或门(XOR1)的另一个输入来自所述控制逻辑模块(11a、11b)的信号，输出端连接到所述与门(AND1)的一个输入端；所述与门(AND1)的另一个输入来自所述控制逻辑模块(11a、11b)的信号，所述与门(AND1)的输出端与所述或门(OR1)的一个输入端相连；所述或门(OR1)的另一个输入来自系统复位信号(System Reset)，其输出为所述控制逻辑模块(11a、11b)和所述FIFO(12a、12b)的复位信号(Reset)。
全文摘要
一种抗干扰的ATM－UTOPIA总线接口电路,包括ATM层的控制逻辑模块(11a)和FIFO(12a),物理层PHY的控制逻辑模块(11b)和FIFO(12b),分别用于控制所述ATM层和所述物理层PHY的控制逻辑模块(11a、11b)和FIFO(12a、12b)的两个复位逻辑模块(13a、13b);本发明所述电路解决了总线受到干扰时无法继续正确传输的问题,提高了总线速度和抗干扰能力,电路简单。
文档编号H04L29/00GK1286557SQ9911724
公开日2001年3月7日 申请日期1999年11月23日 优先权日1999年11月23日
发明者翟红健 申请人:深圳市中兴通讯股份有限公司