基于fpga实现的mipi lane信号串化输出的方法和装置的制造方法
【技术领域】
[0001]本发明涉及MIPI液晶模组的显示和测试领域，具体地指一种基于FPGA实现的MIPI LANE信号串化输出的方法和装置。
【背景技术】
[0002]根据MIPI DSI和DPHY协议，MIPI信号在传输时采用串行信号方式将视频数据流通过不同LANE数据线发送给模组来显示，同时在发送串行数据信号同时，也在时钟LANE线上发送随路时钟信号给模组，以使模组能通过该时钟来解调串行的图像数据。
[0003]MIPI LANE时钟为DDR方式，即时钟的上下沿均和数据中心对齐，在模组端则采用该时钟两个边沿对所接收的串行视频数据信号进行解调。
[0004]当视频信号被转为MIPI组包数据后并分配到每个数据LANE后，则每个LANE上的组包数据被8:1的形式进行串化，即把字节数据转成串行信号。在输出时，时钟LANE和各个数据LANE的信号均为LVDS电气特性的信号传输给模组。
[0005]目前，通过FPGA实现MIPI信号的技术方案具有工作稳定、操作简便、实现容易、成本较低等特点，但由于MIPI信号被要求能运行到最高IGbps传输率、低抖动的特点，这对FPGA所输出高速信号能稳定可靠的工作提出了要求。
【发明内容】
[0006]针对现有技术的不足，本发明的目的是提供一种容易实现、成本较低、操作简便、工作稳定可靠性高的基于FPGA实现的MIPILANE信号串化输出的方法和装置。
[0007]为实现上述目的，本发明所设计的一种基于FPGA实现的MIPI LANE信号串化输出的方法，其特殊之处在于，包括如下步骤:
[0008]I)从上层接收MIPI信号的数据LANE传输率，并根据所述数据LANE传输率产生并行时钟信号和1串化时钟；
[0009]2)将所述1串化时钟转换为两路频率相同、相位相差90°的1串化时钟；
[0010]3)将输入的RGB视频信号转换为MIPI组包数据并分配到每个MIPI LANE上；
[0011]4)将一路1串化时钟复制到每个LANE上，通过所述每个LANE的1串化时钟对相应LANE的所述MIPI组包数据进行串并转换，输出每个LANE的数据LANE信号；
[0012]5)通过所述并行时钟信号对另一路1串化时钟进行并串转换操作，形成时钟LANE信号；
[0013]6)根据MIPI DPHY协议在HS状态下将所述时钟LANE信号和每个LANE的数据LANE信号分别转换为时钟LANE HS信号和每个LANE的LVDS差分信号；
[0014]7)根据MIPI DSI协议将所述时钟LANE HS信号和每个LANE的LVDS差分信号转换为MIPI时钟LANE信号和MIPI数据LANE信号传输至MIPI模组显示。
[0015]优选地，所述步骤2)之后还包括对所述两路频率相同、相位相差90度的1串化时钟进行逻辑驱动和物理驱动以产生FPGA内每个BANK的局域1时钟信号的步骤。由于FPGA中一个BANK的资源可能不够，有时需要应用多个BANK。对于每个BANK产生自身本地的局域1时钟信号，是为了避免由于每个BANK的位置、引脚分布以及制造工艺的差别造成传输差异
[0016]优选地，所述步骤3)之后还包括:
[0017]3.1)将所述每个MIPI LANE上的MIPI组包数据缓存；
[0018]3.2)根据每个MIPI LANE所输出到的FPGA的BANK，将所述BANK的局域1时钟信号作为所述MIPI LANE进行并串转换的工作时钟。为避免每个LANE的数据在输出到各个BANK时导致逻辑上的时序出现潜在错误，故需要先同步缓存。
[0019]优选地，所述步骤5)之后还包括将所述时钟LANE信号和每个LANE的数据LANE信号进行延时调整的操作，为了避免信号在传输过程中产生的数据信号之间、数据与时钟之间的延时，以保证时钟LANE信号和每个LANE的数据LANE信号的严格同步和相移。
[0020]优选地，所述延时调整的操作根据采集的所述LVDS差分信号的电平值、驱动强度、传输预加重参数进行。
[0021]优选地，所述延时调整的操作包括控制所述时钟LANE信号和每个LANE的数据LANE信号的相移为90°
[0022]一种实现上述基于FPGA实现的MIPI LANE信号串化输出的方法的装置，包括MIPI数据转换与缓存模块、BANK数据串化模块、BANK时钟串化模块、LVDS输出模块、MIPI输出模块、1串化时钟模块、相位调整模块和BANK驱动模块；
[0023]所述MIPI数据转换与缓存模块分别与BANK数据串化模块、BANK时钟串化模块和1串化时钟模块连接，所述1串化时钟模块通过相位调整模块和BANK驱动模块连接，所述BANK驱动模块通过BANK数据串化模块和BANK时钟串化模块连接，所述BANK数据串化模块和BANK时钟串化模块分别和LVDS输出模块连接，所述LVDS输出模块通过MIPI输出模块和MIPI模组连接；
[0024]所述MIPI数据转换与缓存模块用于从上层接收MIPI信号的数据LANE传输率并传输至1串化时钟模块，将接收的RGB视频信号转换为MIPI组包数据并缓存；
[0025]所述MIPI传输控制模块用于将MIPI组包数据转换为每个LANE的数据LANE信号;
[0026]所述BANK时钟串化模块用于形成时钟LANE信号；
[0027]所述LVDS输出模块用于根据MIPI DPHY协议在HS状态下将所述时钟LANE信号和每个LANE的数据LANE信号分别转换为时钟LANE HS信号和每个LANE的LVDS差分信号;
[0028]所述MIPI输出模块用于根据MIPI DSI协议将所述HS时钟和每个LANE的LVDS差分信号转换为MIPI时钟LANE信号和MIPI数据LANE信号传输至MIPI模组显示；
[0029]所述1串化时钟模块用于根据所述MIPI信号的数据LANE传输率产生1串化时钟；
[0030]所述相位调整模块用于将所述1串化时钟转换为两路频率相同、相位相差90°的1串化时钟；
[0031]所述BANK驱动模块用于对所述两路1串化时钟进行逻辑驱动和物理驱动并分别输出至所述MIPI传输控制模块和所述BANK时钟串化模块。
[0032]进一步地，还包括分别与所述MIPI传输控制模块、BANK时钟串化模块和LVDS输出模块连接的BANK 1延迟调整模块，所述BANK 1延迟调整模块用于对输入的每个LANE的数据LANE信号和时钟LANE信号进行延时调整。
[0033]更进一步地，还包括分别与BANK 1延迟调整模块、LVDS输出模块和BANK驱动模块连接的BANK 1校准模块，所述BANK 1校准模块用于对BANK 1延迟调整模块和LVDS输出模块采样，并将采集的电气特性、延时和同步参数发送至BANK驱动模块。
[0034]本发明的有益效果在于:
[0035](I)本发明可适用于I?4LANE的MIPI模组，根据MIPI协议最高可支持IGbps传输率每LANE。且数据传输率可由上层设置。
[0036](2)本发明可调整各个LANE的串行信号之间的相对延时，确保其传输能同步和对齐，从而工作可靠、稳定。
[0037](3)本发明可对输出MIPI的电气特性如电平值、驱动强度、端接匹配、传输预加重、输出阻抗等进行调整以更能适应不同特性传输线和MIPI模组。
[0038](4)本发明可进行1校准以确保FPGA在不同环境、温度下均能可靠、稳定工作。
[0039](5)本发明可通过用FPGA芯片来实现所述功能，因设置有时钟驱动和延时调整功能，故可在FPGA不同BANK下确保输出各个LANE信号同步、降低了 FPGA使用要求。
[0040](6)本发明不仅工作稳定可靠、实现容易，而且实现成本较低