具有基于数据码元转变的时钟控制的多导线漏极开路链路的制作方法
【专利说明】具有基于数据码元转变的时钟控制的多导线漏极开路链路
[0001]根据35U.S.C.§ 119的优先权要求
[0002]本专利申请要求2013年3月20日提交的题为“Mult1-Wire Open-Drain LinkWith Data Symbol Transit1n Based Clocking (具有基于数据码元转变的时钟控制的多导线漏极开路链路)”的美国临时申请N0.61/803，684、2013年7月16日提交的题为“Mult1-Wire Open-Drain Link With Data Symbol Transit1n Based Clocking (具有基于数据码元转变的时钟控制的多导线漏极开路链路)”的美国临时申请61/846，977、以及 2014 年 3 月 19 日提交的题为“Mult1-Wire Open-Drain Link With Data SymbolTransit1n Based Clocking(具有基于数据码元转变的时钟控制的多导线漏极开路链路)”的美国发明申请N0.14/220，056的优先权，这些申请均被转让给本专利申请的受让人并且由此明确通过援引纳入于此。
[0003]领域
[0004]本公开一般涉及数据通信，尤其涉及从多导线漏极开路链路上的码元转变进行的时钟恢复。
[0005]背景
[0006]绝大多数单端源同步漏极开路通信接口(诸如I2C)使用专用时钟或选通信号线来将循环定时信息从发射机发送至接收机。某些缺点与这些信令系统相关联，包括需要专用于时钟信息的一个额外信号。在使用单速率信令时，最大数据率常常受到限制，以使得针对由时钟高和时钟低循环构成的每个全时钟周期发送一个数据码元，由此最大数据率往往受到系统时钟的最大允许频率而不是数据线的最大允许频率的限制。最大数据率还常常受到时钟与数据之间的偏斜所限制，该偏斜可能难以控制来达到最优信令。
[0007]在一些实例中，为了避免使用专用时钟线，可以通过保证所传送数据码元内的码元到码元转变来嵌入时钟。因此，接收机设备可以从码元到码元转变的检测中提取时钟信息。然而，由接收机的逻辑对转变作出可靠的或一致的检测可能会受到所传送信号的上升时间和下降时间的影响。
[0008]与互补金属氧化物半导体(CMOS)推挽驱动器不同，漏极开路型驱动器具有显著长于信号下降时间的信号上升时间。漏极开路型驱动器的上升时间和下降时间的这种差异给从所传送数据码元进行时钟恢复造成问题，因为一些转变可能被错过。
[0009]因此，需要准许从所传送数据码元中提取时钟而不减慢数据传输率的解决方案。
[0010]概述
[0011]本文公开的实施例提供了用于在可共处于电子装置中并且通过一个或多个数据链路通信地耦合的两个设备之间进行通信的系统、方法和装置。
[0012]根据一个特征，一种用于生成时钟信号的方法包括:确定接收自通信接口的信号中的转变；响应于该转变而生成时钟脉冲；如果该转变在第一方向上，则延迟该时钟脉冲达经预配置的第一区间；以及如果该转变在第二方向上，则延迟该时钟脉冲达经预配置的第二区间。例如，转变是上升转变(低到高)，时钟脉冲可以被延迟达第一区间。如果转变是下降转变(高到低)，则时钟脉冲可以被延迟达第一区间加第二区间(或者替换地第二区间可以简单地长于第一区间)。延迟时钟脉冲在如果不同的时钟脉冲被接收到并且原时钟脉冲的延迟尚未完成的情况下可以重新开始。经预配置的第一和/或第二区间可以基于与通信接口相关联的上升时间和/或下降时间来配置。上升时间可以对应于与漏极开路晶体管相关联的上升时间。经预配置的第一和/或第二区间可以被选择以使时钟脉冲在有码元在通信接口上被传送时发生，由此准许该码元被可靠地采样。在一个示例中，第二转变的下降时间加第一和第二区间(第一和第二延迟)可以被选择成基本上等于第一转变的上升时间加经预配置的第一区间(例如，第一延迟)。例如，第二区间可以被选择以匹配检测转变时归因于上升时间的的延迟(上升时间与下降时间之差)。经预配置的第一区间可以被选择以匹配检测该转变时归因于下降时间的的延迟。时钟脉冲可以与响应于该转变而生成的至少一个附加时钟脉冲聚集。
[0013]经预配置的第一和/或第二区间可以被校准。例如，经预配置的第一和/或第二区间可以通过以下方式来校准:提供彼此在不同方向上的第一和第二校准转变、测量与针对第一和第二校准转变所生成的时钟脉冲相关联的各个延迟、以及修改经预配置的第一和/或第二区间以使各个延迟中的差异最小化。例如，经预配置的第一区间可以通过基于与在第一校准转变之后生成的时钟脉冲相关联的测得延迟来调整第一延迟电路的经编程延迟来修改或设置。经预配置的第二区间可以通过基于与在第二校准转变之后生成的时钟脉冲相关联的测得延迟来调整第二延迟电路的经编程延迟来修改或设置。各个延迟可以使用定时器来测量，该定时器反映与针对任一校准转变生成的时钟脉冲相关联的期望延迟。
[0014]附图简述
[0015]图1描绘了单端信令系统。
[0016]图2是具有漏极开路驱动器并且其中时钟被集成到码元转变中的发射机设备的框图。
[0017]图3是具有CMOS接收机并且具有集成时钟恢复的接收机设备的框图。
[0018]图4解说了发射机处从比特至码元转变数以及随后在接收机处从码元转变数至比特的转换。
[0019]图5解说了顺序码元与码元转变数之间的转换。
[0020]图6解说了与漏极开路晶体管相关联的信号的定时。
[0021]图7解说了在CDR电路中使用的时钟恢复电路的示例以及相应的时序图。
[0022]图8是解说与漏极开路晶体管相关联的、如关于图7中所描绘的时钟恢复电路所描述的定时的示图。
[0023]图9解说了与具有基于码元转变的时钟控制的多导线漏极开路链路的接收机相关联的定时冋题。
[0024]图10解说了其中图9的上升时间延迟可以通过减小图1的数据链路的工作频率来容适的时序图。
[0025]图11是根据某些方面的解说使用多个⑶R电路来生成可靠定时的示图。
[0026]图12是解说配置成与具有基于码元转变的时钟控制的多导线漏极开路链路的接收机联用的时钟数据和恢复电路的操作的时序图。
[0027]图13是解说可被用于实现⑶R电路内的一个或多个延迟元件的可编程延迟电路的示例的简化框图。
[0028]图14解说了图11的接收时钟聚集和采样电路连同对应的时序图。
[0029]图15解说了用于校准⑶R电路的定时的方法以及用于图11的一个或多个延迟电路的校准的相关联的电路。
[0030]图16解说了用于使用图15的方法来执行一个或多个延迟电路的校准的逻辑电路。
[0031]图17包括解说用于校准图11的延迟电路的校准电路的实现的时序图。
[0032]图18是解说采用时钟提取电路的装置的硬件实现的示例的示图。
[0033]图19解说了用于从码元转变可靠地生成时钟信号的方法。
[0034]详细描述
[0035]现在参照附图描述各个方面。在以下描述中，出于解释目的阐述了众多具体细节以提供对一个或多个方面的透彻理解。然而，明显的是，没有这些具体细节也可实践此种(类)方面。
[0036]综览
[0037]提供了用于从收到码元转变生成时钟信号的方法和设备。在多导线漏极开路链路上接收信号。收到信号内的转变是根据该信号内的码元的负到正(即，低到高)转变和正到负(即，高到低)转变来确定的。响应于转变而生成时钟脉冲。如果转变在第一方向上(例如，上升转变)，则时钟脉冲被选择性地延迟达经预配置的第一区间(例如，第一延迟)。如果转变在第二方向上(例如，下降转变)，则时钟脉冲可以进一步被选择性地延迟达经预配置的第二区间(第二延迟)。例如，第一方向可以从低到高，而第二方向为从高到低。经预配置的第二区间可以基于与通信接口相关联的上升时间和/或下降时间来配置，并且可以通过测量与针对第一和第二校准转变生成的时钟脉冲相关联的各个延迟来校准。
[0038]示例性操作环境
[0039]图1解说了单端信令系统。在单端信令中，一根导线携带表示信号的变动电压，而另一根导线可以连接到参考电压(例如，接地)。发射机设备102可包括多个单端漏极开路(晶体管)驱动器108，每一驱动器108耦合到单根导线/导体106a、106b、106c和/或106do接收机设备104可以包括一个或多个单端CMOS (晶体管)接收机110，每一单端接收机110耦合到单根导线/导体106a、106b、106c和/或106d。发射机设备102接收输入比特118，(在编码器122处)将其编码成单端信号，并通过单端驱动器108经由每一导线/导体106a、106b、106c和/或106d将其传送给接收机104作为单端信号。接收机设备104通过单端接收机110经由每一导线/导体106a、106b、106c和/或106d接收单端信号，(在解码器124处)解码单端信号，并提供输出比特120。在该单端系统中，解码器124可包括时钟和数据恢复(CDR)以使得从一个或多个接收到的单端信号中提取时钟信号。
[0040]图2是具有漏极开路驱动器的发射机设备200的框图，其中时钟被集成到码元转变中。发射机设备200可以包括编码器203，编码器203包括比特至码元转变数转换器202、码元转变数转换器至顺序码元号转换器204、以及时钟控制的寄存器206和208。输入数据由比特至码元转变数转换器202从二进制