720的高状态复位，IRXCLK 720的高状态将在NEFLT信号的上升后约延迟时段S(由延迟S 710所导致)时到达。
[0069]SI处的中间状态(无效数据)可包含短时段的码元值SymO 752，这导致比较器702输出NE信号在短时段上返回到低(NE信号中的尖峰762)。NE信号的低状态将不影响置位-复位寄存器704输出NEFLT信号，因为置位-复位寄存器704在输出NEFLT信号之前有效地滤除了 NE信号上的尖峰。
[0070]单稳电路(具有延迟P 708的逻辑门706)在从NEFLT信号的上升沿起的tdlS后在其输出NE1SH0T信号上生成高状态，并且将该NE1SH0T信号保持在高状态长达延迟P时段708，之后将其调至低状态。
[0071]NE I SHOT信号的高状态在由延迟S 710所导致的延迟S时段770后传播至IRXCLK信号720。IRXCLK信号720的高状态在tdRST后将置位-复位寄存器704输出NEFLT信号复位为低。IRXCLK信号720的高状态还启用寄存器714以使得SI信号值被输出到S信号。比较器702检测S信号(码元Syml 760)何时匹配于SI信号的码元Syml 756，并将其输出NE信号调为低。NE I SHOT信号的低状态在由延迟S 710所导致的延迟时段S 770后传播至IRXCLK 信号 720。
[0072]当正在接收新码元值Sym2 752时，这导致SI信号在从IRXCLK信号720的最末下降(后)沿768起的tHD后开始将其值变为下一码元Sym2 758。码元循环周期t SYM的定时约束可以如下:
[0073]i) tdNE+tdls+ 延迟 S+ 延迟 P+tHD〈tSYM。
[0074]更具体地，码元循环时间tSYM必须大于以下各项的总和:延迟时段S、延迟时段P、tHD、tdNE、tdls、和tdRST。如果这六个时间段的总和超过tSYM时段，则IRXCLK的后沿与下一码元循环交叠，从而禁止NEFLT信号在该交叠时段上被置位。注意，交叠时段量随每循环累积并最终导致一个码元循环中的额外IRXCLK脉冲。建立时间tsu的定时约束可以如下:
[0075]i)最大偏斜规约+tsu〈延迟S。
[0076]更具体而言，延迟时段S必须小于建立时间tsu加上最大偏斜。
[0077]图8是解说与漏极开路晶体管相关联的、如关于图7中所描绘的时钟恢复电路700所描述的定时的图示800。在时间802开始的第一转变804 (低到高转变)解说了可归因于漏极开路晶体管驱动器上的上拉的缓慢上升时间。第二转变806 (高到低转变)较快并且可归因于接通的晶体管驱动器。在此示例中，可以提取出有效时钟定时，因为在导线703(图7)中发生至少一个负转变。例如，在假定能够抑制源于慢转变804 (例如，长上升时间)的任何延迟了的效应的情况下，可以使用来自不同导线703的转变808和810来可靠地提取时钟定时以生成接收机时钟的后续时钟。
[0078]图9是解说与漏极开路晶体管驱动器相关联的定时的示图900。这里，时钟定时依赖于在显著的延迟之后(在低到高转变902处)检测到的单个负到正或低到高转变904(例如，上升沿)。作为延迟了的检测902的结果，由CDR电路700提取的接收时钟可能会被破坏，并且码元可能由于不正确的采样时间而被错过。输出码元流TX S0[l:0]918包括第一码元906和第二码元908，其中每个码元906/908在码元传输循环内被传送。这里，TX S [O]指示S[1:0]的比特O。由于慢电压转变904，接收机缓冲器在第一码元906后期检测到信号上升转变902。在该码元循环中晚得多的时间生成NE(不相等)信号910并且随后生成NE I SHOT脉冲912，从该时刻起的延迟S时间之后生成IRXCLK。由于此额外延迟，IRXCLK很可能在下一码元定时中(即，在第二码元908期间)被生成。由于过多延迟，这可能例如使IRXCLK脉冲914采样下一循环908的信号SI而不是预期的循环906的信号。S卩，错过了对转变926的检测，因为转变926在前一转变的“延迟S”时段期间发生，因而NEFLT尚未被复位成O。错过此码元转变926导致错过接收机时钟循环928和930。错过码元转变的可能性使得恢复出的时钟是不可预测的并且因此是不可使用的。
[0079]图10解说了其中图9的上升时间延迟902可以通过减小数据链路118 (图1)的工作频率来容适的时序图1000。通过减慢码元速率/频率(即，延长码元周期)，就可以采样到第一码元906而不是下一码元908。然而，减小频率的办法并不令人满意，因为它使接口的性能降级(S卩，减慢了数据吞吐量)。
[0080]具有可靠的码元转变感测的示例性时钟数据恢复电路
[0081]图11是根据某些方面的解说使用多个⑶R电路1101和1102来生成可靠定时的示图。可以为接口中的每根导线提供CDR电路1101/1102，并且由此准许针对单根导线的时钟/定时提取。每个⑶R电路1101/1102被配置成生成相对于输入1104上的转变对齐的脉冲。异或逻辑1106将输入1104的状态改变与由保持寄存器1130维持的前一状态进行比较并且产生指示是否检测到差异的输出(NE)。在当前状态不等于前一状态的所寄存副本(即，单根信号线SCL线1104或SDA线的当前码元SI和前一码元SX的比较)时，生成NE信号。异或逻辑1106的输出设置置位-复位寄存器1108以记录该转变。置位-复位寄存器1108的输出在门1112处用自己的经反相延迟版本来选通以产生单稳脉冲(NE1SH0T[0])。置位-复位寄存器1108的输出的经反相延迟版本是触发器电路1110的输出。
[0082]对每个⑶R电路1101/1102使用两个“延迟S”。第一延迟SlO 1114被用于慢上升信号(即，低到高转变)，并且第二延迟S20和1120被用于快下降信号(即，高到低转变)。即，慢上升信号(即，低到高转变)被暴露于较短的总延迟(第一延迟SlO 1114)，而较快的下降信号(S卩，高到低转变)被暴露于较长的总延迟(即，两个延迟SlO 1114和S20 1120的总延迟)。因此，在上升转变(低到高转变)时，NE1SH0T[0]脉冲被延迟达由第一延迟SlO 1114确定的时间以提供结果得到的实现在上升转变之后对下一码元的可靠采样的脉冲1116。在下降转变(高到低转变)时，脉冲1116被进一步延迟达第二延迟S20 1120，第二延迟S20 1120被选择成匹配基于上升沿的定时(例如，第二延迟S20 1120被选择成延长下降转变以匹配于上升转变)。
[0083]每个⑶R电路1101/1102包括附加的第二延迟电路1120，该附加的第二延迟电路1120操作用于归一化从上升(低到高)和下降(高到低)转变推导出的定时。具体而言，第二延迟电路1120延迟由下降转变(例如，高到低转变)生成的脉冲1116。从由维持导线(例如，SCL线1104)的前一状态的副本的寄存器1126指示的该导线的前一状态知晓转变的方向(例如，低到高或高到低)。如果导线处于高电平，则下降转变(即，高到低转变)将是下一检测到的转变，并且门1118被控制以使得基于该转变所生成的脉冲1116能够被提供给第二延迟电路1120。另外，复用器1124被用于在转变为下降(S卩，高到低转变)时选择由第二延迟电路1120生成的定时1122作为下一接收时钟。如果前一信号状态处于低电平，则通过门1118的操作来禁用第二延迟电路1120的操作并且复用器1124选择由第一延迟电路1114输出的定时1116。第二延迟电路1120可以被编程或配置成引入针对高到低转变(例如，负转变或下降转变)的延迟，该延迟等效于由较慢的低到高上升转变导致的延迟。例如，针对高到低转变的此类延迟可以大致等于针对低到高转变的上升时间与针对高到低转变的下降时间之差。
[0084]系统接收时钟1134可以使用时钟电路1132来获得，该时钟电路1132聚集和/或组合由所有⑶R 1101/1102生成的接收时钟IRXCLK[0]和IRXCLK[1]并且生成系统接收时钟 RXCLK 1134。
[0085]图12是解说使用图11的CDR电路1101从接收自多导线漏极开路链路中的单根导线的信号生成的接收时钟定时的时序图1200。在该示例中，可以生成对于上升转变和下降转变两者而言具有接近相等定时的接收时钟。
[0086]进一步参照图11，接收机⑶R电路1101/1102可以从接收编码为N导线信道上的码元的数据的CMOS单端接收机来构造。寄存器1130在每个IRXCLK[O]上升沿存储每根导线的状态并且生成前一状态信息以供由异或(XOR)逻辑1106进行比较。延迟元件1114和1120可以被配置成获得可靠的时钟转变，这些时钟转变被定位成实现对接收自导线1104的信号状态的正确采样。延迟电路1114和1120被串联部署并且选择性地耦合以创建针对慢上升信号的较短延迟和针对快下降信号的较长延迟。具体地，在转变与快下降信号相关联时，第二延迟1120被添加至串联延迟链。由多个⑶R电路1101/1102生成的IRXCLK时钟1128由时钟电路1132聚集以生成恢复出的单速率接收机时钟RXCLK 1134。
[0087]图13是解说可被用于实现⑶R电路内的延迟元件1114、1120和1138中的一个或多个延迟元件的可编程延迟电路的示例的简化框图1300。此电路1300实现对脉冲进行滤波的递减计数器。延迟选择信号或值DELSEL可以是固定的或可编程的。第一复用器1302通过输入I变为高来被启用，其启动递减计数器。η位触发器1304保持计数值。第二复用器1308用于使计数减1，直