数或流(比特)转变成m个码元转变数(mXT)。码元转变数至顺序码元号转换器204可以将码元转变数(T)转换成顺序码元号(Cs)。顺序码元号(Cs))可以被时钟控制通过输出寄存器206到控制多个线驱动器212的一组缓冲器210。在一个示例中，线驱动器212可以使用由电阻216上拉的漏极开路晶体管来实现。延迟寄存器208用于保持先前的顺序码元号(Ps)。码元转变数至顺序码元号转换器204使用当前码元转变数T和先前的顺序码元号(Ps))来选择下一当前顺序号(Cs)。
[0041]图3是具有CMOS接收机并且具有集成时钟恢复的接收机设备350的框图。接收机设备350可以包括从η条导线364接收信号的多个互补金属氧化物半导体(CMOS)接收缓冲器362。
[0042]接收机设备350可以包括解码器303，解码器303包括时钟控制的保持寄存器354、顺序码元号至码元转变数转换器356、以及码元转变数至比特转换器358。收到信号可以被提供给时钟和数据恢复(CDR)电路352，⑶R电路352从在导线364上接收的输入码元(SI)的转变恢复出接收时钟(RXCLK)。顺序码元号至码元转变数转换器356基于先前的码元Ps (其保持在保持寄存器处)来转换当前码元Cs以提供码元转变数T。保持寄存器354通过由⑶R电路352提供的接收时钟(RXCLK)来被时钟控制。由接收时钟(RXCLK)触发的码元转变数至比特转换器358随后将m个码元转变数(mXT)转换成二进制数。校准电路366可以用于生成用于⑶R电路352和CMOS接收缓冲器362的延迟校准控制信号。
[0043]比特与码元转变数之间的示例性转换
[0044]图4解说了在发射机402处从比特到码元转变数以及随后在接收机404处从码元转变数到比特的转换。发射机402将二进制信息(即，比特)馈送到“比特至mXT”转换器406以生成m个码元转变数TO到Tm-1。接收机404接收m个码元转变数TO到Tm-1，这些码元转变数被馈送到“mXT至比特”转换器408以取回二进制信息(S卩，比特)。如果每一个T (T0到Tm-1)存在r个可能的码元转变状态，则m个转变能发送rm个不同状态。
[0045]在一个示例中，可以假设每一个T的可能码元转变r为10。还假设一群中的码元数量m为3，以使得码元转变数为T2、Tl、T0，其中T1:0，1，2，…，9。由此，每一个T可具有
10个不同状态。由此，对于T2、Tl、T0，码元转变数可以是例如3位数，诸如T2 = 3、Tl =9、T0 = I (或者十进制数391)。以此方式，比特序列可被转换成多个码元转变数Τ，以及反过来。
[0046]顺序码元与码元转变数之间的示例性转换
[0047]图5解说了顺序码元与转变数之间的转换。该转换将从前一顺序码元号(Ps)至IJ当前顺序码元(Cs)的每一转变映射成转变数(T)。在发射机设备处，转变数被转换成顺序码元。由于正在使用相对转换方案，因此转变数保证了没有两个连贯的顺序码元504将会是相同的。
[0048]在针对2导线系统的一个示例中，存在被指派给4个顺序码元S0、S1、S2和S3的四(4)个原始码元。对于这四(4)个顺序码元，表502解说了可如何在前一顺序码元(Ps)和基于当前转变数⑴的临时转变数!'-的基础上来指派当前顺序码元(Cs)。
[0049]在该示例中，转变数Cs可根据下式来指派:
[0050]Cs = P s+Ttmp
[0051]其中Ttnip= T == O ? 3:Το换言之，如果T等于0，则Ttnip变成3，否则Ttni/变成等于Τ。并且一旦Ttnip被计算出，Cs就被设置成Ps加Ttnip。此外，在接收机端，逻辑被反相以恢复 T，Ttnp= C s+4 - Ps并且 T = T _= = 3 ? O: T
[0052]示例性漏极开路晶体管定时
[0053]如先前提及的，图2的发射机设备200和图3的接收机设备350将漏极开路晶体管用于它们的驱动器和接收机。
[0054]图6解说了与漏极开路晶体管相关联的信号的示例性定时。在一个示例中，集成电路间(I2C)中的串行时钟(SCL)驱动器608可以包括漏极开路晶体管。在进行传送时，主控设备602可以在高阻抗与接地(或电压轨)之间切换漏极开路晶体管608。电阻606可被提供以在漏极开路晶体管608处于高阻抗状态时将输出拉至期望的电压电平。在晶体管608处于高阻抗状态时，传输线上的对应于逻辑O和逻辑I的电压之间的信号的变化率由与电阻606和线电容610相关联的RC常数来管控。在这个示例中，可以领会，漏极开路晶体管608的上升时间~632显著长于其下降时间tf630。特性时序图620解说了低到高转变624(例如，上升沿)要比从逻辑I电压到逻辑O电压的高到低转变622(例如，下降沿)就转变而言显著更缓和(例如，更长)。高到低转变622 (下降时间)相对于低到高转变624(上升时间)的差异的结果为:检测逻辑可能在比查明高到低转变的时间显著更长的时间628处查明低到高转变。即，从低到高转换626的开始到查明高状态的时间628的时间延迟显著大于或长于用于查明高到低转变622中的低状态的时间延迟。这具有减慢传递率的趋势。
[0055]图7解说了在CDR电路中使用的时钟恢复电路700的示例以及相应的时序图750。时钟恢复电路700可以从一个或多个信号703中提取接收时钟(RXCLK)712。时钟恢复电路700可以检测由输入线703的状态表示的码元转变，并且生成相对于该转变对齐的脉冲以准许对当前收到码元进行采样。
[0056]时钟恢复电路700使用比较器702来检测码元转变，该比较器702将当前码元(Cs)与由保持寄存器714维持的前一码元(Ps)作比较并且产生指示是否检测到差异的输出(NE)。当该码元不等于该码元的所寄存副本时，生成NE信号。比较器702的输出设置置位-复位寄存器704以记录转变。置位-复位寄存器704的输出在门706处用自己的经反相延迟版本来选通以产生单稳脉冲(NE1SH0T)。NE1SH0T脉冲的宽度(P)由基于触发器的电路708来确定(其可以作为可编程或可配置延迟来操作)。NE1SH0T脉冲可以被进一步延迟达由第一延迟电路S 710确定的时间以提供结果得到的实现对当前码元的可靠采样的时钟IRXCLK 720。时钟IRXCLK 720可以被用于时钟控制诸码元进入保持寄存器714中并且清除记录转变的发生的置位-复位寄存器704。第二触发器电路713可以用于保持(延迟)时钟IRXCLK 720并且生成可以用于采样收到码元的第二时钟RXCLK 712。
[0057]时钟恢复电路700假定在每个码元转变处发生至少一个转变。然而，一个码元区间处的诸转变可以仅包括正转变或者仅包括负转变。这可能当在导线703上使用漏极开路晶体管驱动器时导致一些非对称定时。
[0058]在更详细的示例中，时钟恢复700包括比较器702、置位-复位寄存器704、第一模拟或数字延迟器件708 (例如，基于触发器的电路)、单稳逻辑706、第二模拟或数字延迟器件710、以及寄存器714。比较器702可将第一状态转变信号的第一实例(SI)与第一状态转变信号的电平锁存实例(S)进行比较并输出比较信号(NE)。置位-复位锁存器704可以从比较器702接收比较信号(NE)并输出比较信号的经滤波版本(NEFLT)。第一延迟器件708(例如，基于触发器的电路)可接收比较信号的经滤波版本(NEFLT)并输出比较信号的经滤波版本的延迟实例(NEDEL)。单稳逻辑706可接收经滤波比较信号(NEFLT)以及比较信号的经滤波版本的延迟实例(NEDEL)并输出比较信号的第二经滤波版本(NE1SH0T)。第二延迟器件710可以接收比较信号的第二经滤波版本(NE1SHOT)并且输出第一状态转变信号的延迟实例(RXCLK)720。置位-复位寄存器704可基于第一状态转变信号的延迟实例(IRXCLK) 720来被复位。寄存器714可接收第一状态转变信号(SI)并输出第一状态转变信号的经寄存实例(S)，其中该寄存器714基于第一状态转变信号的延迟实例(IRXCLK)来被触发。
[0059]如可以从时序图750中领会的，所引入的小延迟P 708 (例如，由触发器电路引入)为码元之间的建立时间提供更多余裕。
[0060]以下定义在时序图750信号中使用:
[0061]tsyn1:—个码元循环周期，
[0062]tsu:寄存器714的以IRXCLK 720的上升(前)沿为参照的SI建立时间，
[0063]tHD:寄存器714的以IRXCLK 720的下降(后)沿为参照的SI保持时间，
[0064]tdNE:比较器702的传播延迟，
[0065]tdRST:置位-复位锁存器704的从IRXCLK 720的上升(前)沿起的复位时间。
[0066]tdls:单稳逻辑706的传播延迟。
[0067]最初，信号SI和S保持前一码元值SymO 752。信号NE、NEFLT和IRXCLK为零。当正在接收新码元值Syml756时，这导致信号SI开始改变其值。SI值由于接收到信号转变(从SymO到Syml)的中间或不确定状态754的可能性而可能不同于Syml 756 (有效数据)，中间或不确定状态754可能例如由线间偏斜、过冲/下冲、串话等所导致。
[0068]只要比较器702检测到SI和S之间的不同值，NE信号就变为高，并且这异步地在td-后将置位-复位寄存器704输出NEFLT信号设为高，该置位-复位寄存器输出NEFLT信号保持其高状态直到它被IRXCLK