收发器电路以及用于控制器局域网络的方法
【专利说明】
[0001]发明描述
技术领域
[0002]本发明涉及收发器电路和用于改进控制器局域网络(CANs)的方法，尤其涉及使用灵活数据速率优化控制器局域网络。
【背景技术】
[0003]控制器局域网络(CAN)是一系列通信协议，其可以以高的安全水平有效地支持分布式实时控制。CAN应用的范围可以从高速网络到低成本多路传输线路。最近，提出了汽车网络中日益增加的带宽需求可能会妨碍CAN的使用，这是由于它的比特速率限定为IMbit/s。结果，提出了相对较新的被称为“具有灵活数据速率(CAN FD)的CAN”的帧格式。CAN 被用于在需要更高数据速率的应用中实施CAN。
[0004]CAN ro系统的一般操作在本领域中有文档记录，然而，为了完整性，本发明提供了具体操作的简要概述。已知CAN和CAN H)系统以自动无仲裁传输为特征。因此，以最高优先级发射的CAN消息将成功，并且发射较低优先级消息的节点将等待最高优先级消息被发射。在CAN系统中，这是经由总线通过“显性”比特和“隐性”比特的二进制模式发射数据来实现的，其中显性是逻辑‘0’并且隐性是逻辑‘I’。如果当发送显性比特的时候要发射隐性比特，那么显性比特将被显示。显性比特是通过激活开关来实现，而隐性比特仅仅是在总线上没有被断言。
[0005]在显性到隐性转变的情况下，开关被简单地禁用，从而允许跨越总线的电压被动转变回逻辑‘I’。在仲裁期间，每个发射节点监视CAN总线状态并将接收的比特与发射的比特进行比较。如果在发射隐性比特的时候接收到显性比特，那么节点将失去仲裁并停止发射。仲裁在传输标识符字段期间被执行。通过发送具有二进制‘0’作为显性的标识符(ID)，CAN系统中的每个节点开始同时发射，从最高比特开始。一旦节点的ID是较大的数(较低优先级)，它们就将发射‘I’(隐性)并且看见‘0’(隐性)，导致它们失去仲裁并停止发射。在ID传输结束时，所有节点阻止一个节点将失去仲裁并停止发射，从而给该节点留下了最高优先级消息进行发射。
[0006]图1显示了标准格式CAN H)帧100的简化方框图。CAN H)帧100包括仲裁字段102、控制字段104和数据字段106XAN H)帧100包含了与CAN帧相同的元素，主要区别在于在CANFD帧100中，数据字段106和循环冗余码(CRC)字段(未显示)可能更长(并且以更高的速度发射)。正常CAN帧和CAN FD帧之间的另一个区别在于预留比特108，其位于紧跟在仲裁字段102末尾之后。在CAN H)帧100中，该预留比特108作为“隐性”电平被发射并且更名为“扩展数据长度(EDL)”。在具有11比特标识符的标准格式CAN H)帧100以及具有29比特标识符(未显示)的扩展格式CAN H)帧中，EDL比特108总是紧跟着“显性”比特r0112，其被预留用于协议的未来扩展。
[0007]CAN FD帧100的控制字段104包含两个附加比特，即比特速率开关(BRS)IH和错误状态指示符(ESI )116 ARS 114确定比特速率在帧内是否被切换。如果发射的是“隐性”，那么比特速率从标准比特速率118切换到可选高比特速率120 ο如果BRS 114是“显性”发射，那么比特速率不被切换。因此，CAN H)帧100的第一部分(直到BRS比特114)以与正常CAN帧相同的比特速率被发射，并且如果BRS比特114是“隐性”，那么比特速率被切换。在数据字段106的传输期间，CAN FD帧100具有从标准比特速率118切换到高比特速率120的选项。因此，数据密集型应用可以得到CAN FD协议的完全支持。
[0008]图2显示了现有技术CANH)系统在正常负载下，在例如图1的数据字段106的数据字段期间的物理比特电表示201 (根据IS011898部分2和部分5)。图2还说明了现有技术CANH)系统在高总线电容负载220下的扩展物理比特电表示。在物理比特电表示201中，所发射的信号203包括由逻辑‘1’205定义的隐性电平和由逻辑‘0’定义的显性电平207。接收的信号209因此引发了相应发射和接收的隐性电平之间的传输延迟，同样引发所发射的显性电平207和接收的显性电平之间的传输延迟。这些相应传输延迟被示为CAN总线电平211和213。CAN总线H)电平211、213上的转变时间有效地限制了 CAN系统的最大波特率。在这种情况下，CAN总线电平211之间存在主动的驱动转变，并且CAN总线电平213之间存在被动的转变。这是因为在当前CAN系统中，显性转变(逻辑‘0’)被主动地驱动，而通过去激活任何活动元件而使隐性转变(逻辑‘I’)在总线上简单地未被断言，其允许总线被动转变回到其隐性状态(逻辑‘I’)。
[0009]因此，关于CANH)系统中的隐性到显性电平转变，扩展物理比特电表示220基本上与201相同。然而，在高总线电容负载220下操作的已知CAN H)系统的情况下，在CAN总线上从显性到隐形电平的转变时间222增加了，这是由于CAN H)系统中存在增加的信号延迟。此前，由于较低的数据发射速率在数据字段内被使用，该增加的转变时间不是问题。然而，现在CAN H)具有在数据字段期间使用增加的数据速率的选项，从显性到隐性电平的所增加的转变时间影响了限定在系统中使用的最大波特率，从而限定了可以使用的数据速率。
[0010]现在参照图3，一种已知CAN H)收发器电路300包括主收发器电路302、寄生负载电容和负载电阻304、CAN协议模块306(位于主计算机单元(M⑶)内)、差动接收器308、预驱动器310以及收发器电路输出驱动器级312、314ΧΑΝΗ 316和CANL 318是位于CAN总线320上的差动输出信号。CAN收发器使用开放漏极收发器电路输出驱动器级312、314，其中输出级312中的一个被连接到电源电压，而另一个开放漏极输出级314被连接到地。CAN协议模块306将信号发射到预驱动器310，其可操作以驱动开放漏极收发器电路输出级312、314。内部电阻器网络322通常被连接到大约一半电源电压，以在CANH 316和CANL 318之间创建差动输出总线信号。
[0011 ]如果CAN协议模块306确定它需要在CAN总线320上发射显性比特，则它指令预驱动器310启用开放漏极输出级312、314，以便它们导通，从而在CANH 316产生通常3.5V的电压电平并且在CANL 318产生典型的1.5V。所得的差动输出电压构成显性比特，因此，逻辑低(显性‘ O ’)。如果CAN协议模块306确定它需要在CAN总线320上发射隐性比特，它指令预驱动器310禁用开放漏极输出级312、314二者，以便它们成为高阻抗，因此，只有Vcc/2的电压经由上拉电阻器322被施加到输出CANH 316和CANL 318二者，这代表逻辑高(隐性‘ I’)。正如显性阶段中的一样，逻辑高阶段(隐性‘I’)没有被主动地驱动。因此，从显性到隐性的转变时间取决于系统被动地从逻辑‘0’转变到逻辑‘I’(例如，回至Vcc/2)。从显性阶段到隐性阶段的被动转变可能增加在CAN总线内的总转变时间，从而导致减小可以在CAN H)高比特速率阶段期间被使用的最大数据速率。
【发明内容】
[0012]正如随附权利要求中所描述的，本发明提供了用于在控制器局域网络中操作的收发器电路、集成电路以及操作方法。
[0013]本发明的具体实施例在从属权利要求中被陈述。
[0014]根据下文中描述的实施例，本发明的这些或其它方面将会很明显并且被阐述。
[0015]附图简要描述
[0016]根据附图，仅仅通过举例的方式，本发明的进一步细节、方面和实施例将被描述。在附图中，相似的参考符号被用于表示相同或功能相似的元素。为了简便以及清晰，附图中的元素不一定按比例绘制。
[0017]图1显示了标准格式canro帧的简化方框图。
[0018]图2显示了现有技术CAN或CANFD系统在数据字段期间在正常负载下的物理比特电表示以及现有技术CAN或CAN FD系统在高总线电容负载下的物理比特电表示。
[0019]图3显示了已知CAN或H)收发器电路。
[0020]图4显示了示例CAN H)收发器电路。
[0021]图5显示了CAN帧解码器模块的一个例子。
[0022]图6显示了示例CAN FD总线信号。
[0023]图7显示了示例选择性唤醒单元(SWU)CAN H)收发器。
[0024]图8显示了CANH)收发器电路的示例流程图。
[0025]图9显示了可以被用于实现软件控制的CANH)功能的示例计算系统。
【具体实施方式】
[0026]由于本发明说明的实施例可能大部分是通过使用本领域所属技术人员所熟知的电子元件和电路被实施，为了对本发明基本概念的理解以及认识不混淆或偏离本发明所教之内容，细节不会在比上述所说明的认为有必要的程度大的任何程度上进行解释。
[0027]参考图4，图4显示了示例CAN H)收发器电路。在一些例子中，除了图3的已知电路部件，收发器电路402还可以包括帧检测和/或解码模块404，驱动器406和切换模块408。在一些例子中，帧检测和/或解码模块404可以被配置成辨别CAN帧的每个单独比特并确定这个CAN帧是否是典型CAN帧或CAN H)帧。为此，它采用了时钟/振荡器，比特采样机制和逻辑解码电路，正如参照图5进一步描述的。
[0028]在一些例子中，帧检测和/或解码模块404完全操作地从CAN协议模块306耦合于所发射的输入信号。以这种方式，帧检测和/或解码模块404能够确定CAN帧或CAN H)帧在其实际上被发射之前(或至少在一些例子中在控制字段的一部分和CAN FD帧的数据字段被发射之前)是否在CAN总线上将要被发射。
[0029]在一些例子中，帧检测和/或解码模块404可以操作用于确定耦合的发射输入信号403是否具有隐性预留比特或者显性预留比特。在一些例子中，帧检测和/或解码模块404可能进一步确定预留比特(在一些例