数据接收器和用于将数据接收器实现在集成电路中的方法

数据接收器和用于将数据接收器实现在集成电路中的方法
【专利摘要】本发明涉及一种实现在集成电路中的数据接收器。所述数据接收器包括：接收数据信号的输入(305)；第一均衡电路(304)，其被耦接以接收所述数据信号，其中所述第一均衡电路被用于接收所述数据信号的数据；以及第二均衡电路(310)，其被耦接以接收数据信号，所述第二均衡电路被用于调整时钟相位偏移。
【专利说明】
数据接收器和用于将数据接收器实现在集成电路中的方法
技术领域
[0001] 本发明大体设及集成电路设备，并且具体设及数据接收器和用于将数据接收器实 现在集成电路设备中的方法。
【背景技术】
[0002] 集成电路设备是很多电子设备的重要部分，其中一个电子设备作为一个整体的运 行取决于集成电路设备的运行。数据传输是很多集成电路设备的重要元素，数据传输的速 度和可靠性影响着电子设备的运行。数据能够W串行数据或者并行数据的方式被传输。串 行-解串（串并转换)收发器(也被称为千兆位收发器)被广泛用于在背板上W极高的速度传 输数字数据。串并转换收发器的接收器包括两个关键功能模块，包括:负责打开数据信号眼 图的均衡模块，W及负责从数据中恢复时钟W使数据眼图能够被最优选通的时钟和数据恢 复(CDR)模块。
[0003] 由于背板信道存在频率相关的耗损，该耗损会产生符号间干扰(ISI)，进而导致数 据眼图闭合，因此均衡是必要的。在串并转换收发器中，由于时钟定时信息是内嵌于数据本 身的，因此CDR是必要的。该方法省去了传统并行总线的（数据和时钟之间的）延迟匹配要 求。然而，使得串并转换收发器能够实现的常规技术实现起来代价高昂并且存在诸多缺点。

【发明内容】

[0004] 本发明描述了一种实现在集成电路中的数据接收器。所述数据接收器包括:接收 数据信号的输入;第一均衡电路，其被禪接W接收所述数据信号，其中所述第一均衡电路被 用于接收所述数据信号的数据；W及第二均衡电路，其被禪接W接收所述数据信号，其中所 述第二均衡电路被用于调整时钟相位偏移。
[0005] 另一种实现在集成电路中的数据接收器包括:接收数据信号的输入;第一时钟和 数据恢复电路，其被用于接收所述数据信号的数据；W及第二时钟和数据恢复电路，其被用 于调整时钟相位偏移。
[0006] 本发明还掲示了一种用于将数据接收器实现在集成电路中的方法。所述方法包 括:接收数据信号；在所述数据接收器中实现第一时钟和数据恢复电路W恢复所述数据信 号的数据；W及在所述数据接收器中实现第二时钟和数据恢复电路W调整时钟相位偏移。
[0007] 通过阅读W下详细说明，运些和其他的方面及特性将是明显的。
【附图说明】
[000引图1示出了对数据信号的数据进行检测的时序图；
[0009] 图2示出了对数据信号的数据进行检测的另一时序图；
[0010] 图3示出了在集成电路中使得数据能够被接收的电路的框图；
[0011] 图4示出了在集成电路中使得数据能够被接收的电路的另一框图；
[0012] 图5示出了相位插值器的框图；
[0013] 图6示出了锁相环路的框图；
[0014] 图7示出了包含多条数据通路的电路的框图，所述数据通路在集成电路中使得数 据能够被接收；
[0015] 图8示出了对设备进行编程的系统的框图，所述设备具有可编程资源；
[0016] 图9示出了包括可编程资源的设备的框图，所述可编程资源可W实现图1至7的电 路；
[0017] 图10示出了图9中设备的可配置逻辑元件的框图；
[0018] 图11示出了在集成电路中传输数据的方法的流程图；W及
[0019] 图12示出了在集成电路中传输数据的方法的另一流程图。
[0020] 具体【附图说明】
[0021] W下描述的各种电路和方法设及一种实现在集成电路中的数据接收器。所述电路 和方法通过在数据接收器中选择性地实现不同的均衡器和CDR电路(例如通过实现在集成 电路中的数据接收器)来降低对电路的要求并提高性能。更具体地，单独的CDR电路被实现 W执行单独的数据接收和时钟相位偏移调整功能。比如，Alexander CDR电路可W被实现W 接收数据，而Mue 1 Ier-Mul 1 er CDR电路可W被实现在相同的电路中W调整时钟相位偏移。 分别的均衡电路并和不同的CDR电路一起实现，其中，为具体的CDR电路选择运些均衡电路。
[0022] 正如W下将详细说明的，所述电路布置在实现数据接收器的同时提供了显著的优 势，并且克服了多种问题。比如，当单独的CDR电路被实现时，不需要在交叉(crossing)时执 行展开(unrolling)。对于需要实现超过1比特的展开的传统高速设计来说，该优势更加显 著。限幅器(Slicer)总数量同样被缩减，节省了前端和时脉功耗。所述电路和方法同样允许 使用一个强大的连续时间线性均衡器(CTLE)，从而在不影响有效载荷数据信噪比（SNR)的 情况下打开眼图交叉。所述电路和方法同样解决了与基于次交叉(minor crossing)的电路 实现有关的任何CDR速度问题，比如在数据接收器中的Mueller-Muller电路，该数据接收器 不使用全部的数据转换。所述电路和方法同样解决了任何满足时钟模式要求的问题，当仅 仅实现Muel Ier-Mul Ier CDR电路时，运些问题不太可能得到解决，比如传递在很多数据传 输协议中的一致性抖动容限码型(CJTPAT)。虽然在高背板耗损的情况下，设计中的非展开 (non-unrolled)交叉可能会出现不良开眼（eye opening) W及因此产生的模糊交叉，而W 下描述的各种电路和方法通过单独采用信道反转CTLE，克服了该不良开眼。
[0023] 虽然说明书包括权利要求，并且权利要求定义了被看作是新颖的本发明的一个或 多个实施方式的特征，但相信，在结合附图考虑所述描述时将更好地理解所述电路和方法。 虽然掲示了各种电路和方法，但应理解，所述电路和方法仅示范可W各种形式体现的发明 性布置。因此，本说明书中所掲示的特定结构和功能细节并非解释为限定，而是仅作为权利 要求书的依据并且作为用于教导所属领域技术人员在实际上任何适当详细结构中W各种 方式使用发明性布置典型基础。并且，本文中所使用的术语和短语并非意图限定，而是提供 所述电路和方法的可理解的描述。
[0024] 首先转到图1，其为示出了对数据信号的数据进行检测的时序图，更具体地，使用 Alexander CDR电路检测数据。Alexander CDR相位检测算法(也被称为2X过采样)利用数据 比特之间的"主"交叉(major crossing)来提取内嵌的时钟定时信息。Alexander CDR电路 对时间点进行捜索，在该时间点，被捕捉交叉与转换前比特(before-transition-bit)或转 换后比特(after-transition-bit)相等具有相同的可能性（即50 %可能性）。因为使用了全 部数据转换，所^Alexander CDR在数据模式上是不可知的。如图1所示，如果被捕捉交叉X 与A相同（与B相反），则时钟提前。如果被捕捉交叉X与B相同，则时钟迟滞。然而，正如W下将 详细说明的，当实现接收器的电路功能（例如，时钟相位控制）时，实现Alexander CDR可能 代价局昂。
[0025]现转而参见图2,其为示出了使用Mueller-Muller CDR算法(也被称为波特率或者 定时梯度CDR)检测数据信号的数据的另一时序图。Mueller-Muller CDR采用如图2所示的 "次"交叉来提取时钟。在眼图峰值处形成的次交叉是由游标前和游标后符号间干扰（ISI) 所产生的波形弯曲造成的。在图2中，短划线所示的曲线由游标后ISI弯曲（即发生在峰值之 前的数据转换)而产生。长划线所示的曲线由游标前ISI弯曲（即发生在峰值之后的数据转 换)而产生。也就是说，Mueller-Muller CDR的实现是在均衡后的眼图中寻求一个具有相同 数量游标前和游标后ISI的采样点。应当注意的是，图2的另一半码型（即底部的转换)被省 略了。由于短划线曲线和长划线曲线不同时发生，因此实际上，上述"位面（level)比较"是 通过将短划线曲线或长划线曲线与图2中的水平划线相比较而完成的。该水平划线的位面 在图2中标记为P，其被称为所述峰值的"期望值"。该水平划线被处于该采样点的另一环路 所调整，该另一环路将会是短划线曲线和长划线曲线的平均。该位面也被称为误差限幅器 位面。
[00%] 应当注意的是，MuelIer-MulIer CDR算法对看上去类似双UI循环时间时钟（比如 OlOlOl…定时模式)的数据模式不起作用。一项能够支持该时钟模式的CDR技术必须通过被 很多协议所要求的CJTPAT测试。然而，Mue 11 er-Mu 11 er CDR算法无法区分由游标前ISI产生 的弯曲和由游标后ISI产生的弯曲，运二者永远是同时并存的，因此Mueller-Muller CDR技 术不能被用于检测时钟模式。若一次转换要对Mueller-Muller CDR算法有所帮助，则该转 换的至少一侧（即前置比特或者后置比特)必须是重复比特。因此，由于并非所有的转换被 使用，因此Mueller-Muller CDR算法与Alexander CDR算法相比检测"收益"较低。
[0027] 现转而参见图3,其示出了在集成电路中使得数据能够被接收的电路的框图。更具 体地，数据通路302被禪接W接收线性均衡器304的输出，该数据通路可W是例如判决反馈 均衡器(DFE)数据通路，该线性均衡器在此处被示为CTLE，更具体地，为长尾修正CTLE。所述 数据通路302产生解串行化的用户数据。接收器输入数据信号被输入305接收，并被禪接至 线性均衡器304dCDR和自适应逻辑电路306被禪接至数据通路302的输出。第二通路308也被 禪接至接收到的输入数据流，如下文将更详细说明的，其中该第二通路用于调整时钟相位 偏移。第二通路308包括禪接至第二线性均衡器310的输出的非0!^交叉通路，该线性均衡器 在此处被示为信道反转CTLE。由于输入305的输入波形在任何时刻都是由重叠的ISI所形成 的，该重叠的ISI来自于当前比特之前的若干比特W及当前比特的微弱信号，因此信号的均 衡消除了ISI，并且凸显出该微弱的当前比特。在那一时刻，信号的眼图被识别W确定主次 交叉、峰值等。正如W下将详细说明的，作为展开操作的一部分，当波形被一定程度上向上 或向下移动之后，所述CDR和自适应逻辑电路接收捕捉触发器的输出。
[0028] 第一相位插值器312被禪接W向数据通路302提供第一时钟信号，并且第二相位插 值器314被禪接W向第二数据通路308提供第二时钟信号。每个相位插值器被禪接W从锁相 环路(P化)电路接收时钟信号的多重相位。有关相位插值器和化L电路的更多细节将在图5 和图6中给出。
[0029] 例如由CTLE电路或由前馈均衡器(FFE)为离散时间设计提供的均衡，线性均衡是 一种低成本(即，功耗和复杂度低)的均衡方案，其仅在高频区域增强信号强度，比如通过高 通滤波器来反转背板耗损的转换函数。此处理过程在增强需要的高频信号的同时，也增强 了不需要的高频噪声。应当注意的是，该术语"噪声"意图包括其他非理想因素，如串扰和反 射。该增强效果被称为"噪声着色"。噪声着色将(处于均衡器输入的）噪声脉冲转化为另一 不同形状的（处于均衡器输出的）波形，该波形是CTLE的脉冲响应。由于CTLE电路脉冲响应 的延伸超过单个比特的范围，因此该转化后的"噪声"不再是"纯粹"的噪声。也就是说，该噪 声包含额外的能量内容，其可通过观察过去的噪声来"预估"。由此可见，仅包含CTLE的设计 会带来次佳的信噪比（SNR)，从而会导致次佳的误码率(肥R)。因此，线性均衡仅适用于能够 容忍由增强带来的噪声着色的低耗损环境。
[0030] 然而，通过提供如图3所示的DFE数据通路，性能得到改善。DFE是一种有利于高耗 损环境的均衡方案。在0!?设计中，游标后ISI被ISI修正信号所消除，该ISI修正信号由前置 判决成比例生成。因此，上述非理想因素的影响被阻挡在"0"或"r的判决过程中。换句话 说，如果正确做出该"0"或"r的判决，那么判决后的数据比特将会跟发射器内部未受污染 的原始数据一样清洁。之后，该清洁的比特可被用来合成接收器内的用于均衡的无噪声DFE 修正信号。过去的比特被存储于〇!^的有限脉冲响应(FIR)电路中，该有限脉冲响应电路为 具有抽头和加权输出的数字延迟链。运样，处于捕捉寄存器或者触发器(其中做出"0"或"r 的判决）的输入处的非理想因素频谱就能够与处于RX输入板（即非"着色"）处的噪声频谱保 持一致。DFE均衡的该特性(即非理想因素信号不被着色)给具有Dra电路的电路带来了优越 的SNR和邸R性能。
[0031] 现转而参见图4,其示出了在集成电路中使得数据能够被接收的电路的另一框图。 图4所示电路是基于图3所示电路，但是更具体地，图4所示电路掲示了 DFEFIR滤波器402,该 滤波器被禪接W接收各种输入。更具体地，自适应逻辑404被禪接至数模转换器(DAC)406， 该数模转换器的输出被禪接至DFEFIR滤波器402。所述DAC 406产生指定为A至化的信号，其 中A = -UT，B = +UT，C = +/-UT+Vpeak，D = 0。垂直眼图扫描逻辑408同样被禪接至DAC 409，该 DAC 409产生值E =-/+UT-AVscan。
[0032] 应当注意的是，DFEFIR滤波器402的h2至hlO被例如最小均方误差(MM沈)算法通过 使用"峰值"信息自动设置(正如所属领域所公知的），并且hi被指定为UTdMMSE使得存在于 DFE反馈上的值（即每个抽头的强度)能够被选择，从而平均上任何在先的数据比特与当前 比特的削峰(peak-slicing)结果无关。如果MMSE算法判定某一抽头的值不正确，则MMSE算 法将调整该抽头W使得其正确。设置UT的方法与设置h2至hlO值的方法相同，但由于均衡第 一个DFE抽头的代价高昂，因此该抽头被单独指定为UT。如果展开（W下将更加详细地说明） 没有被用在hi上，则定时要求将不会得到满足。因此，UT值被设置W适应信道耗损。如果发 射器与接收器直接相邻，则UT值将被（自动）调整为0。如果信道处于所支持的最高耗损，比 如30地的耗损，则UT将被设置为最大值(约150mV)。
[0033] 比较器410接收信号AW及求和电路411的输出，该求和电路接收DFEFIR滤波器402 的输出W及线性均衡器304的输出。比较器410的输出被禪接至寄存器412。比较器414被禪 接W接收信号BW及求和电路411的输出。比较器414的输出被禪接至寄存器416。寄存器412 及寄存器416的输出均被禪接至复用器418,该复用器418的是dataO信号。类似地，比较器 420接收信号AW及求和电路421的输出，该求和电路同样接收DFEFIR滤波器402的输出W及 线性均衡器304的输出。比较器420的输出被禪接至寄存器422。比较器424被禪接W接收信 号BW及求和电路421的输出。比较器424的输出被禪接至寄存器426。寄存器422及寄存器 426的输出均被禪接至复用器428,该复用器428的输出为datal信号。因此，dataO及datal信 号通过两个CDR电路中产生时钟信号的一个而产生，所述时钟信号含有用于接收输入数据 流的数据的适当定时。
[0034]比较器430被禪接W接收信号CW及求和电路411的输出。比较器430的输出被禪接 至寄存器432,该寄存器432的输出为peakO信号。类似地，比较器434被禪接W接收信号CW 及求和电路421的输出。比较器434的输出被禪接至寄存器436,该寄存器436的输出为peakl 信号。peakO及peakl信号的目的是为Mueller-Muller CDR提供定时，W及为自适应逻辑404 提供"误差"信号，从而找到最佳均衡设置。因此，peakO及peakl信号的双重目的在于使得数 据恢复能够实现（比如通过使用Alexander CDR电路），并且通过重用对数据恢复已经可用 的信息来有效确定相位偏移(比如通过使用Mueller-Muller CDR)。
[0(X3日]在此被示为Alexander CDR电路的第一CDR电路438被禪接至相位插值器312,该相 位插值器312的输出为时钟信号，如图所示，该时钟信号被禪接W控制寄存器412、416、422、 426、432及436eAlexander CDR电路通过分析输入数据信号W及确定时钟的适当相位来恢 复时钟信号，所述时钟的适当相位由化L 439提供并且用于接收数据。尽管Alexander CDR 电路可W因为下述原因而被实现，但是应当理解，其他检测次交叉的CDR电路同样可W被实 现，运些CDR电路能够从数据中准确提取时钟信号。
[0036] 第二CDR电路被实现W能够调整时钟相位偏移。更具体地，比较器462被禪接W接 收信号DW及第二线性均衡器310的输出。比较器462的输出被禪接至寄存器464,该寄存器 464产生非展开的化OSSingO信号。类似地，比较器466被禪接W接收信号DW及第二线性均 衡器310的输出。比较器466的输出被禪接至寄存器468,该寄存器468产生非展开的 Crossingl信号。在此被示为Mueller-Muller CDR电路的第二CDR电路472的输出W及第一 CDR电路438的输出被禪接至求和电路473。求和电路473的输出W及来自化L439的时钟被禪 接至相位插值器314。尽管第二电路472在此被示为Mueller-Muller CDR电路，但是应当理 解，其他CDR电路，尤其是采用次交叉来提取时钟信号的CDR电路，同样可W被使用。
[0037] 与眼图扫描相关的扫描值同样被执行。比较器474被禪接至求和电路411的输出W 及由DAC 409产生的输出信号E。比较器474的输出被禪接至寄存器476W产生scanO信号。类 似地，比较器478被禪接至求和电路421的输出W及由DAC 409产生的输出信号E。比较器478 的输出被禪接至寄存器479W产生scanl信号。水平眼图扫描逻辑480被禪接至求和电路 482,该求和电路482同样接收第一CDR电路438的输出。相位插值器484接收求和电路482的 输出，并且产生禪接至寄存器476及479的时钟信号输出。scanl及scanO提供数据捕捉结果， 除了（由da化1和dataO完成的）正常运行捕捉之外，其还带有一定量(相对于正常运行来说） 的偏移。比如，如果添加偏移X，且scanl和datal永远相同，则无误差。但是，如果我们添加偏 移y，且scanl和datal有时可能会不同（即存在误差），则出现误码的边界就处于X和y之间， 该边界可能是水平或垂直的。该知识仅用于眼图扫描，其在正常运行中并不真正必要。
[0038] Alexander CDR在两个实际用户数据之间的某一点上捕捉结果。换句话说，运些结 果需要与数据"异相位(out of地ase)"。因此，正如图4所示，"峰值(peak)"的时钟与驱动 "数据(data)"的时钟是相同的，峰值和数据的差别仅存在于它们的垂直削峰位面。峰值具 有额外的偏移W使其检测峰值。Alexander CDR电路需要来自于单独相位插值器的一些东 西来传递位于数据间的时钟（即主交叉）。图4中一个很重要的方面在于，对(第一CDR电路 438和对第二CDR电路472的）"异相位"的要求不需要超过90度。当一切(数据和交叉)都来自 同一均衡电路时，90度的相位差才会适用，且代价高昂。进一步地，如果需要节约交叉(因为 当CDR"平均"运行时，在交叉上存在误码率是可W接受的），则90度不再是正确值。因此， Mueller-Muller电路可W选择一个新值来取代图4电路中的90度值。Mueller-Muller电路 将会选择该新值W使得该值的早迟比（early-late ratio)从平均上来看与Alexander的早 迟比（即当锁定时50/50)相匹配。
[0039] 因此，图3和图4中的电路通过在实现于集成电路中的数据接收器的不同部分上选 择性地实现不同的均衡器W及时钟和数据恢复电路，降低了对电路的要求并且提升了性 能。更具体地，通过实现分别的CDR电路W执行分别的数据接收和时钟相位偏移调整功能， 电路性能被最优化。也就是说，分别的CDR电路及线性均衡器被实现W执行不同的且最适合 的任务。基于所增强的频率范围来选择信道反转CTLE 310W及长尾修正CTLE 304。信道反 转CTLE 310对感兴趣的全部频率范围内的所有耗损进行均衡，频率从DC到数据率除W2。长 尾修正CTLE 304仅对低频耗损进行均衡，并将高频耗损留给DFE进行修正，该低频耗损的频 率从DC到数据率除W2再除WlO(decade)。由于DFE不具有足够数量的抽头(例如，约50个抽 头），因此DFE无法均衡低频耗损。
[0040] 在实现图4的DFEFIR滤波器402时，一个设计中的Dra抽头的数量（即DFEFIR的长 度)受限于求和节点上寄生结电容的预算。另一个限制抽头数量的因素是适应逻辑的面积 W及设定了修正强度的DAC。一个设计中的全部抽头的数量通常被控制在15个W下。由于使 用0!?滤波器来均衡所有游标后ISI并不实际（在高耗损情况下，可能需要超过100个0!^滤 波器），因此Dra设计中低频区域的耗损（即在单比特响应中超出DFE范围的长尾ISI)仍然被 仅修正长尾(而非反转全部信道耗损）的低增强增益CTLE来均衡。
[0041 ]在超高速的串并转换电路中，由于有必要用"展开"（或被称为"推测"）方案来缓解 判决反馈通路的第一比特时序约束，因此DFE的成本被推得更高。运种展开通过实现冗余资 源(比如提供额外的捕捉触发器)来打破时序约束。可W被实现为触发器的捕捉寄存器被复 制并连接至两个不同的判决口限（被称为展开口限，或简称UT)。其中一个判决口限专口用 于前一比特为0的情况，另一个判决口限则专口用于前一比特为1的相反情况。由于无法预 知需要哪一个口限，因此两种可能性都被涵盖。最终判决结果的选择出现在作出判决之后 的某个时间。由于前端（即CTLE)负载的增加，展开方案的使用增加了前端(也即，CTLE)的功 率。
[0042]具有1比特展开的DFE设计可W利用％交叉"Alexander CDR来实现。为了使用 Alexander CDR，该交叉需要W与均衡数据相同的方式被均衡（即同样通过展开）。此处，"右 交叉"指采用右手边（或时间上较迟的）的交叉，该交叉被与展开数据比特相同的"前一比 特"信息所展开，其中该交叉的展开选择信号被额外的锁存器延迟，从而避免保持时间的问 题。为了达到CJTPAT的时钟模式要求，该交叉的非展开版本被捕捉。
[004引由于Mueller-Muller CDR电路中不需要交叉，因此其设计更为简单。然而， Mueller-Muller CDR电路存在的限制包括对时钟模式不起作用W及大大缩减的相位检测 增益。也就是说，全部数据转换中的约7/8无法被该设计中的Mueller-Muller CDR使用。由 于不能满足至少转换的一侧为重复比特的规则，因此半数转换无法被使用。由于峰值限幅 器（即误差限幅器）中缺少冗余的捕捉触发器，因此剩余转换中的一半同样无法被使用。所 W，需要在展开口限上执行时分复用。在余下的四分之一的转换中，由于只有"峰值"（即当 前数据必须为1)能够被检测到，而"谷值"不能被检测，因此其中的最后一半转换无法被使 用。因此，该方案会导致极为缓慢的CDR环路，该环路将无法满足多数协议的抖动容限要求。 然而，对Mue 11 er-Mul 1 er CDR来说，在如图4所示的电路中跟踪参考时钟中的慢相位漂移并 不是问题。
[0044] 有效载荷数据被用图4中的展开0!?均衡，W保证良好的SNR，同时单独的专用CTLE (比如信道反转CTLE)被用于不展开的两个交叉限幅器。运与通过避免交叉上的展开电路来 节约功耗的仅包括CTLE的设计相似，然而信道反转CTLE(其基于重平均且SNR不佳)仅驱动 交叉限幅器，所述交叉限幅器被允许在不降低CDR功能的前提下具有一些低级比特误码率。 有效载荷数据的SNR不会受到影响。与传统设备不同，图3和图4的电路的数据通路及交叉通 路不被要求在定时中相互匹配(即因为数据时钟和交叉时钟间的时钟相位偏移没有像在传 统设备中那样被固定为90度）。更确切地，其被自动调整W达到最佳值，该最佳值由图4电路 中的Mueller-Muller CDR电路选择。
[0045] 应当注意的是，存在系统和随机运两种"时钟相位偏移"，每一种都将被讨论。由于 将被时钟选通来驱动Alexander CDR和Mueller-Muller CDR电路的数据信号及交叉信号是 由不同的均衡电路所产生，因此必须讨论电路间的系统时钟相位偏移。假设一切都匹配，那 么数据时钟离交叉时钟的理想距离是"尽可能地远"。数据时钟每180度发送(我们有将在0 度相位被获取的da化IW及在180度相位被获取的dataO)。因此，crossingl的理想交叉时钟 位置为比datal的时钟滞后90度。（作为Alexander CDR的跟踪结果）当数据时钟相位移动 时，交叉时钟相位也移动相等的量。
[0046] 用于产生数据的电路具有DFE、展开W及长尾CTLE。另一方面，交叉的电路不具有 DEF及展开，但具有使得整个信道能够反转的CTLE (高频和低频耗损均被反转，而非像数据 电路那样仅反转低频长尾）。因此，输入数据有两个副本，它们之间的距离(或定时偏移)未 知，其中该差值被表示为Delta-T(即如果Dra通路滞后于信道反转CTLE通路，则为正值）。 "数据"获取自第一副本，而交叉获取自第二副本。因此，用于数据的时钟和用于交叉的时钟 应当被分离(90度减去Delta-T),而非90度分离。（运行在数据和峰值上的)Mueller-Muller CDR的任务是确定运一 90度减去Delta-T的值，该值取决于信道耗损、溫度W及电压。没有预 先确定Delta-T的可靠方法。由于运S项因素并不随时间而快速改变，所WMuel Ier-Mul Ier 正好能够跟踪De 1 ta-T。因此，如果Al exander和Mue 11 er-Mu 11 er环路电路被如图7中所示的 那样来使用，则数据通路和交叉通路不再需要相同，且交叉通路可W被更低成本地实现。系 统时钟相位偏移（即90度减去Delta-T的值）自动适应W匹配数据和交叉之间（由于采用不 同的均衡电路所导致)的偏移。也就是说，图4中的系统时钟相位偏移来源于W下事实：由产 生数据和交叉的电路不同，因此数据和交叉具有不同的定时。
[0047] 现转而参见图5,其示出了相位插值器的框图。根据图5的电路，第一组DAC 501包 括被禪接W接收输入时钟的第一相位CKiW及共模电压Vgm的I-DAC 402。正如W下将详细说 明的，该共模电压将被用于产生位于DAC输出的共模输出信号，该共模输出信号并不被选择 W帮助相位插值器的输出时钟信号。第二组DAC 503包括Q-DAC 504。每一个Q-DAC接收输入 时钟信号的第二相位CKqW及共模电压VCM。
[004引图5中的每一个DAC被配置为从两个向DAC的输入中选择一个。因此，每一个I-DAC 和Q-DAC将分别输出一共模输出（即在差分输出节点上具有相同电压的输出，或者零差分输 出），或者一基于CKi或CKq时钟信号的差分时钟信号。所有DAC的输出被提供给求和电路508， 该求和电路508计算各种输出时钟信号的总和W产生相位插值器的输出时钟信号CKout。可 选地，输出时钟信号的电压可W被转换为另一电压。比如，时钟信号可W被电压转换器510 由第一电压转换成具有第二电压的输出时钟信号化Kout,所述电压转换器510可W是例如 (：化-至-〔105电压转换器。
[0049] 现转而参见图6,其示出了锁相环路(P化)的框图。化L 600举例说明了一个基于电 荷累的化L，该化L是一种通过解禪诸如环路带宽、阻尼因子W及锁定范围等各种设计参数 来促进折衷的灵活设计。P化600包括用于接收参考信号Fref和反馈信号Ffeedback的相位/频 率检测器602、电荷累604、禪接至谐振电路608的环路滤波器606,谐振电路608产生输出信 号Fnut。所述谐振电路608包括振荡器电路610W及溫度补偿电路612。
[0050] 例如，当可调谐振电路608的输出信号F。Ut的频率运行在高频范围如5千兆赫 (GHz),而参考信号Fref可能仅运行在相对低频范围如156.25兆赫(MHz)时，时钟分频可能是 必要的。因此，如本领域所公知的，分频器614使得能够产生具有较低频率的信号。在运行 中，相位/频率检测器602提供例如UP和DN的数字信号，W及与他们的互补信号屏和颜，该 互补信号蛾和妨V对应于来自分频器614的Fref和Ffeedback输出之间的相位/频率误差。例如， 如果Ffeedback的相位/频率滞后于Fref的相位/频率，则信号UP的脉冲宽度可能被增加而信号 DN的脉冲宽度可能被减少，从而使得谐振电路600的相位/频率在相位/频率上提前。相反， 如果Ffeedback的相位/频率提前于信号Fref的相位/频率，则信号UP的脉冲宽度可能被减少而 信号DN的脉冲宽度可能被增加，从而使得谐振电路608的相位/频率在相位/频率上落后。
[0051] 电荷累604通过产生电流信号W响应来自相位/频率检测器602的相位/频率误差 信号输出。例如，如果信号UP的脉冲宽度被增加，则电流信号的大小也可能增加。相反，如果 信号DN的脉冲宽度被增加，则电流信号的大小也可能减少。电流信号被环路滤波器606转换 为误差电压Verrw,之后该误差电压Verror被提供给谐振电路608W设置谐振电路608的输出 频率。。。*。￥6^。端够控制例如谐振电路608的一个或者多个电容。通过负反馈^及谐振电路 608的运行，Fref和FfeedbaGk之间的相位/频率误差基本上被强制为0。
[0052] 现转而参见图7,其示出了包含多条数据通路的电路的框图，运些通路使得能够在 集成电路中发送数据。图7的接收器设计由两条相同的、自包含的数据通路所组成。运两条 通路包括第一数据通路302W及第二数据通路702,且运两条通路被连接至共享的长尾修正 CTLE 304。在每条通路中采用了两个求和节点（即偶数和奇数求和节点）。在每个求和节点 中存在两个捕捉触发器（即向上展开和向下展开）。因此，每条通路302和702具有4个如图4 所示连接的捕捉触发器（即捕捉寄存器412、416、422W及426)，其中一个通路的DFEFIR反馈 数据来源于该通路自身。控制电路704包括一对由兵鸟逻辑控制W使随机时钟相位偏移能 够得到补偿的复用器706和708。
[0053] 运两条通路将交替作为提供用户数据的"任务"通路。当一条通路不为任务通路 时，其作为（"闲聊（schmooze)"模式中的）定时通路提供Dra适应信息（即误差限幅器输出） 并执行最大化数据捕捉边界的最佳定时位置捜索（即自交叉的偏移）。切换缓慢的兵鸟逻辑 710控制哪条通路实现哪种功能的映射。当某条通路作为任务通路时，其在作为定时通路时 所找到的最佳定时位置将被使用。根据兵鸟逻辑的状态，解串行化数据将被复用W达到各 自的终点。此处无需高速（同步)复用，（被非DFE交叉所驱动的Mlexander CDR由两条通路 共享。每条通路采用定时模式来选择其最佳时钟相位偏移。
[0054] 实现本发明的运一形式提供了与前述部分相同的优点，并且该设计提供了对时钟 相位偏移的动态(on-the-fly)跟踪。更进一步地，在闲聊模式中，BER边界（即邸R作为垂直 (即电压)偏移和水平（即时钟定时)偏移的函数)可W被穷举性地捜索（即采样点的所有可 能的坐标都被检测）。因此，该方法的最终边界不再受限于当眼图的前沿和后沿存在不同转 换速率时Mue 11 er-Mu 11 er CDR的水平偏移问题。
[0055] 图7电路减少了存在于系统偏移之上的"随机"偏移的影响。即使对于看上去与设 计和布局完全匹配的电路来说，制造过程仍然会产生一些不匹配，运种不匹配被称为 "Monte-化rlo"不匹配，用W强调其不可控性。假设图7电路布置中的一切都是理想的，除了 由上述Monte-Carlo机制所导致的两个峰值限幅器在其时钟中（相对于数据时钟来说)存在 一些额外延迟，那么检测并修正那些Monte-化rlo不匹配是可能的。更具体地，可W对代码 执行手动改写（在产生该代码的CDR或自适应环路稳定之后），从而找到该娃片的真实边界 (在Monte-化rlo效应固定于特定忍片的特定信道上之后）。上述"迟于理想值"的峰值限幅 器水平（定时）位置将导致眼图左侧的边界缩减（相较于眼图右侧来说）。因此，如果 Mueller-Muller CDR代码被改写为较小的值，则重新获得边界是可能的。
[0056] 然而，为了重新获得边界，需要一个试错处理过程来找到改写何值。对Mueller-Muller CDR的输出代码进行扫描，直到发现产生于一边的比特故障（例如代码"abc")并且 发现另一边的另一故障（例如代码"xyz")。如果上述Monte-化rlo不匹配不存在，我们应当 看到Mueller-Muller CDR会选择一个非常接近(abc+xyz)/2的代码。在真实情况下，由于存 在Monte-Carlo不匹配（即峰值限幅器结果存在偏差），该代码可能被误导从而远离(abc+ xyz )/2运一最佳值。如果仅被执行一次，那么运些试错处理过程实现起来并不太困难，然而 不幸的是，该不匹配会随着溫度和电压的变化而随时间漂移。因此，该校准过程(被称为闲 聊）需要被实时运行。由于不能选择产生误码，因此我们需要两块(相同的）硬件轮流攫取用 户数据，从而当我们在临时"关闭"通路中执行闲聊时能够向用户隐藏误码。
[0057] 现转而参见图8,其示出了根据一实施例对具有可编程资源的设备进行编程的系 统的框图。更具体地，计算机802被禪接W从存储器806接收电路设计804,并产生存储于非 易失性存储器806的配置比特流。正如W下将详细说明的，所述电路设计可W是高层级设 计，比如用硬件描述语言化DL)定义的电路设计。并且，所述计算机可W被配置为运行产生 配置比特流的软件，所述配置比特流被存储于非易失性存储器808中并被提供给集成电路 810,所述集成电路可W是如下图9所示的可编程集成电路。正如W下将详细说明的，配置比 特流的比特被用于配置集成电路的可编程资源。
[0058] 现转而参见图9,其示出了包括可编程资源的设备的框图，所述框图包括图1至7的 电路。虽然包括可编程资源的设备可W被实现于集成电路设备的任何形式中，例如包括可 编程资源的专用集成电路(ASIC)，其他设备可W包括专用可编程逻辑设备(PLD)。一种化D 为复杂可编程逻辑设备(c化D)，其包括两个或多个连接在一起的"功能模块"，且通过互连 的开关矩阵来输入输出（I/O)资源。所述CPLD的每个功能模块包括两层与/或结构，所述与/ 或结构和用于可编程逻辑阵列(PLA)设备或可编程阵列逻辑(PAL)设备的结构相类似。另一 种化D为现场可编程口阵列(FPGA)。在典型的FPGA中，一组可配置逻辑模块(CLB)被禪接至 可编程输入/输出模块（IOB)，所述化B和IOB通过可编程路由资源的层级结构相互连接。运 些化B、IOB W及可编程路由资源通常从片外存储器加载配置比特流至FPGA的配置存储单 元，从而进行自定义。对于运两种可编程逻辑设备来说，设备的功能被配置比特流的配置数 据比特所控制，所述配置比特流被提供给设备W达到该目的。所述配置数据比特可W被存 储于易失性存储器(例如FPGA和一些CPLD中的静态存储单元）、非易失性存储器(例如一些 CPLD中的闪存存储器)或者其他任何形式的存储单元中。
[0059] 图9所示的设备包括具有大量不同可编程片（ti 1 e)的FPGA架构900，所述FPGA架构 900包括千兆位收发器(MGT)901、化B 902、随机存取存储器模块(BRAM)903、输入/输出模块 (I0B)904、配置和时钟逻辑(C0NFIG/CL0CKS)905、数字信号处理模块(DSP)906、专用输入/ 输出模块（1/0)907(例如配置端口及时钟端口）W及例如数字时钟管理器、模数转换器、系 统监测逻辑等的其他可编程逻辑908。一些FPGA还包括例如能够被用于实现软件应用的专 用处理器模块(PR0C)910。
[0060] 在一些FPGA中，每个可编程片包括可编程互连元件（INT)911，该元件具有在每个 相邻片中与相关互连元件的标准化连接。因此，全部可编程互连元件一起实现所述FPGA的 可编程互连结构。如图9顶部包括的示例所示，所述可编程互连元件911同样包括在相同片 内部的可编程逻辑元件的连接。
[0061] 比如，CLB 902可W包括可被编程W实现用户逻辑的可配置逻辑元件(CLE)912, W 及单个可编程互连元件911。BRAM 903可W包括BRAM逻辑元件(B化)913，W及一个或者多个 可编程互连元件。所述BRAM包括独立于配置逻辑模块的分布式RAM的专用存储器。通常，一 个片中互连元件的数量取决于片的高度。在图示的实施例中，一个BRAM片与五个CLB的高度 相同，然而其他互连元件的数量同样可能被使用。DSP片906可W包括DSP逻辑元件(DSPL) 914, W及适当数量的可编程互连元件。IOB 904可W包括例如输入/输出逻辑元件（I化)915 的两个实例，W及可编程互连元件911的一个实例。该设备的连接位置被配置比特流的配置 数据比特所控制，所述配置比特流被提供给设备W达到该目的。所述可编程互连响应配置 比特流的比特，使得包括互连线的连接能够被用于禪接各种信号至在可编程逻辑中实现的 电路，或者例如BRAM或处理器的其他电路。
[0062] 在图示的实施例中，靠近晶片中屯、的柱状区域被用于配置、时钟W及其他控制逻 辑。延伸自该柱状区域的配置/时钟分配区域909被用于分配贯穿FPGA的时钟和配置信号。 一些采用图9所示架构的FPGA包括额外的逻辑模块，运些额外的逻辑模块破坏了构成FPGA 大部分的柱状结构，所述额外的逻辑模块可W是可编程模块和/或专用逻辑。例如，图9所示 的处理器模块PROC 910跨越了CLB和BRAM的数个柱状区域。
[0063] 请注意，图9仅意图说明FPGA架构的一个示例。包括在图9顶部的柱状区域中逻辑 模块的数量、柱状区域的相对宽度、柱状区域的数量及顺序，包括在柱状区域内的逻辑模块 类型、逻辑模块的相对尺寸W及互连/逻辑实现仅仅是示范性的。比如，在实际的FPGA中，每 当有CLB出现W帮助用户逻辑的有效实现时，通常包括多于一个化B的相邻圆柱。虽然图9的 实施例设及包括可编程资源的集成电路，但是应当理解，W下将更为详细说明的电路和方 法可W被实现于任何类型的ASIC中。
[0064] 现转而参见图10,其示出了图9中设备的可配置逻辑元件的框图。更具体地，图10 W简化形式说明了图9中配置逻辑模块902的可配置逻辑元件。在图10的实施例中，片 (Slice)M 1001包括四个查找表化UTMH001A-1001D，每个查找表由六个LUT数据输入终端 八1-46、81-86、(：1-〔6、及01-06所驱动，并且每个查找表提供两个〇]巧俞出信号05和06。来自 LUT 1001A-1001D的输出终端06分别驱动片输出终端A-DdLUT数据输入信号被FPGA互连结 构通过输入复用器而提供，该输入复用器可由可编程互连元件1011实现，并且该LUT输出信 号同样被提供给所述互连结构。片M还包括：驱动输出终端AMUX-DMUX的输出选择复用器 10114-10110;驱动存储元件10024-10020的数据输入终端的复用器10124-10120;组合复用 器1016、1018W及1019;反弹复用器电路1022-1023;由反相器1005和复用器1006(二者共同 在输入时钟通路上提供了一个可选择的反转）所表征的电路；W及具有复用器1014A-1014D、1015A-101抓、1020-1021的进位逻辑和排他或口 1013A-1013D。所有运些元件按照图 10所示被禪接起来。在图10所示复用器的选择输入没有被示出的地方，该选择输入被配置 存储单元所控制。也就是说，存储于配置存储单元的配置比特流的配置比特被禪接至复用 器的选择输入W选择对该复用器的正确输入。为了清楚起见，运些众所周知的配置存储单 元被从图IOW及其他此处选择的图中省略。
[0065] 在图示的实施例中，每个存储元件1002A-1002D可W被编程W作为同步或异步触 发器或者锁存器。通过编程同步/异步选择电路1003,对一个片上的全部四个存储元件做出 同步或异步功能的选择。当存储元件被编程W使得S/R(设置/重置)输入信号提供一个设置 功能时，REV输入终端提供重置功能。当存储元件被编程W使得S/R输入信号提供一个重置 功能时，REV输入终端提供设置功能。存储元件1002A-1002D被时钟信号CK计时，该时钟信号 CK可W由例如全局时钟网络或者互连结构提供。运种可编程存储元件在FPGA设计领域是众 所周知的。每个存储元件1002A-1002D向互连结构提供寄存的输出信号AQ-DQ。由于每个LUT 1001A-1001D提供两个输出信号05和06,因此LUT可W被配置为两个具有五个共享输入信号 (IN1-IN5)的5输入LUT，或者被配置为一个具有输入信号IN1-IN6的6输入LUT。
[0066] 在图10所示的实施例中，每个0^￥10014-10010可^^几种模式中的任意一种运 行。当处于查找表模式时，每个LUT具有六个数据输入信号IN1-IN6,其由FPGA互连结构通过 输入复用器提供。基于信号IN1-IN6的值，64个数据值中的一个被从配置存储单元中可编程 地选择。当处于RAM模式时，每个LUT作为一个单独的64位RAM或者两个具有共享地址的32位 RAM运行。RAM写数据通过输入终端DIl (通过LUT 1001A-1001C的复用器1017A-1017C)提供 给64位RAM,或者通过输入终端DIl和DI2提供给两个32位RAMdLUT RAM中的RAM写操作被来 自复用器1006的时钟信号CKW及来自复用器1007的写使能信号肥N所控制，所述RAM写操作 能够选择性地通过时钟使能信号CE或者写使能信号WE。当处于移位寄存器模式时，每个LUT 作为两个16位移位寄存器，或者将两个16位移位寄存器串行禪接W形成一个单独的32位移 位寄存器。移入信号通过输入终端DIl和DI2中的一个或两个被提供。16位和32位的移出信 号可W通过LUT输出终端被提供，并且32位的移出信号还可W通过LUT输出终端MC31更直接 地提供。LUT1001A的32位移出信号MC31还可W通过输出选择复用器101ID和化E输出终端 DMUX提供给整体的互连结构W实现移位寄存器链。因此，上述电路和方法可被实现于例如 图9和图10的设备中，或者任何其他适合的设备中。
[0067] 现转而参见图11，其示出了在集成电路中实现数据接收器的方法的流程图。更具 体地，在步骤1102中，数据信号在集成电路中被接收。在步骤1104中，第一时钟和数据恢复 电路被实现于数据接收器内W恢复数据信号的数据。在步骤1106中，第二时钟和数据恢复 电路被实现于数据接收器内W调整时钟相位偏移。
[0068] 现转而参见图12,其为示出了在集成电路中实现数据接收器的方法的流程图。更 具体地，在步骤1202中，数据信号在集成电路中被接收。在步骤1204中，第一均衡电路被实 现于数据接收器内W恢复数据信号的数据。在步骤1206中，第二均衡电路被实现于数据接 收器内W调整时钟相位偏移。
[0069] 图11和12方法中的各种要素可W采用如前所述的图1至10的电路或者采用其他适 合的电路来实现。虽然描述了方法的特定要素，但应当理解，所述方法的额外要素或者设及 该要素的额外细节可W按照图1至10所掲示的内容来实现。
[0070] W下列举了一些示例，虽然运些示例描述了示范性的设备和/或方法，但是符合本 发明描述的一个或者多个方面的其他W及更多示例可W在不脱离本发明权利要求及其他 等价物所确定的范围内被构思。
[0071] 描述了一种实现在集成电路中的数据接收器。所述数据接收器包括:接收数据信 号的输入;被禪接至所述输入的第一线性均衡电路；用于接收所述数据信号的数据的第一 时钟和数据恢复电路，其中所述第一时钟和数据恢复电路使得能够产生第一时钟信号，所 述第一时钟信号控制禪接至所述第一线性均衡电路的第一寄存器;被禪接至所述输入的第 二线性均衡电路，其中所述第二线性均衡器不同于所述第一线性均衡器；W及用于调整时 钟相位偏移的第二时钟和数据恢复电路，其中所述第二时钟和数据恢复电路使得能够产生 第二时钟信号，所述第二时钟信号控制禪接至所述第二线性均衡器的第二寄存器。
[0072] 在一些运样的数据接收器中，用于接收所述数据信号的数据的所述第一时钟和数 据恢复电路采用数据比特之间的主交叉来提取所述数据信号中的时钟定时信息。
[0073] 在一些运样的接收器中，所述第一时钟和数据恢复电路可W包括Alexander时钟 和数据恢复电路。
[0074] 在一些运样的接收器中，用于调整时钟相位偏移的所述第二时钟和数据恢复电路 采用数据比特之间的次交叉来提取所述数据信号中的时钟定时信息。
[0075] 在一些运样的接收器中，用于调整时钟相位偏移的所述第二时钟和数据恢复电路 可 W包括 Muel Ier-Mul Ier 电路。
[0076] 在一些运样的接收器中，所述第一线性均衡电路可W包括长尾连续时间线性均衡 电路。
[0077] 在一些运样的接收器中，所述第二线性均衡电路可W包括信道反转连续时间线性 均衡电路。
[0078] 在一些运样的接收器中，所述接收器可W进一步包括判决反馈均衡器，其被禪接 于所述第一线性均衡电路的输出。
[0079] W下描述的示范性方法大体上设及在集成电路中实现一种数据接收器。所述方法 可W包括:接收数据信号;将所述数据信号禪接至第一线性均衡电路;在所述数据接收器中 实现第一时钟和数据恢复电路W恢复所述数据信号的数据，其中所述第一时钟和数据恢复 电路使得能够产生第一时钟信号，所述第一时钟信号控制被禪接至所述第一线性均衡电路 的第一寄存器;将所述数据信号禪接至第二线性均衡电路，其中所述第二线性均衡电路不 同于所述第一线性均衡电路；W及在所述数据接收器中实现第二时钟和数据恢复电路W调 整时钟相位偏移，其中所述第二时钟和数据恢复电路使得能够产生第二时钟信号，所述第 二时钟信号控制被禪接至所述第二线性均衡电路的第二寄存器。
[0080] 在一些运样的方法中，所述第一线性均衡电路包括长尾连续时间线性均衡电路。
[0081] 在一些运样的方法中，所述第二线性均衡电路可W包括信道反转连续时间线性均 衡电路。
[0082] 在一些运样的方法中，所述第二时钟和数据恢复电路不同于所述第一时钟和数据 恢复电路。
[0083] 在一些运样的方法中，实现第一时钟和数据恢复电路W恢复所述数据信号的数据 包括实现Alexander时钟和数据恢复电路。
[0084] 在一些运样的方法中，实现第二时钟和数据恢复电路来调整时钟相位偏移可W包 括实现Mue 11 er-Mu 11 er时钟和数据恢复电路。
[0085] 在一些运样的方法中，所述方法可W进一步包括将判决反馈均衡器禪接至所述第 一线性均衡电路的输出。
[0086] 因此能够领会，本发明描述了在集成电路中实现数据接收器的新电路及方法。本 领域普通技术人员能够领会存在很多体现本发明公开内容的替代方案及等价物。因此，本 发明并不受前述实施例的限制，而仅受权利要求的限制。
【主权项】
1. 一种实现在集成电路中的数据接收器，所述数据接收器包括： 接收数据信号的输入； 第一线性均衡电路，其被耦接于所述输入； 第一时钟和数据恢复电路，其被用于接收所述数据信号的数据，其中所述第一时钟和 数据恢复电路使得能够产生第一时钟信号，所述第一时钟信号控制被耦接于所述第一线性 均衡电路的第一寄存器； 第二线性均衡电路，其被耦接于所述输入，其中所述第二线性均衡电路不同于所述第 一线性均衡电路；以及 第二时钟和数据恢复电路，其被用于调整时钟相位偏移，其中所述第二时钟和数据恢 复电路使得能够产生第二时钟信号，所述第二时钟信号控制被耦接于所述第二线性均衡电 路的第二寄存器。2. 根据权利要求1所述的数据接收器，其特征在于，用于接收所述数据信号的数据的所 述第一时钟和数据恢复电路采用数据比特之间的主交叉来提取所述数据信号中的时钟定 时ig息。3. 根据权利要求1或2所述的数据接收器，其特征在于，所述第一时钟和数据恢复电路 包括Alexander时钟和数据恢复电路。4. 根据权利要求1至3中任一项所述的数据接收器，其特征在于，被用于调整时钟相位 偏移的所述第二时钟和数据恢复电路采用数据比特之间的次交叉来提取所述数据信号中 的时钟定时信息。5. 根据权利要求1至4中任一项所述的数据接收器，其特征在于，被用于调整时钟相位 偏移的所述第二时钟和数据恢复电路包括Mue 11 er-Mu 11 er电路。6. 根据权利要求1至5中任一项所述的数据接收器，其特征在于，所述第一线性均衡电 路包括长尾连续时间线性均衡电路。7. 根据权利要求1至6中任一项所述的数据接收器，其特征在于，所述第二线性均衡电 路包括信道反转连续时间线性均衡电路。8. 根据权利要求1至7中任一项所述的数据接收器，其特征在于，进一步包括判决反馈 均衡器，其被耦接于所述第一线性均衡电路的输出。9. 一种用于将数据接收器实现在集成电路中的方法，所述方法包括： 接收数据信号； 将所述数据信号耦接至第一线性均衡电路； 在所述数据接收器中实现第一时钟和数据恢复电路以恢复所述数据信号的数据，其中 所述第一时钟和数据恢复电路使得能够产生第一时钟信号，所述第一时钟信号控制被耦接 于所述第一线性均衡电路的第一寄存器； 将所述数据信号耦接至第二线性均衡电路，其中所述第二线性均衡电路不同于所述第 一线性均衡电路；以及 在所述数据接收器中实现第二时钟和数据恢复电路以调整时钟相位偏移，其中所述第 二时钟和数据恢复电路使得能够产生第二时钟信号，所述第二时钟信号控制被耦接于所述 第二线性均衡电路的第二寄存器。10. 根据权利要求9所述的方法，其特征在于，所述第一线性均衡电路包括长尾连续时 间线性均衡电路。11. 根据权利要求9或10所述的方法，其特征在于，所述第二线性均衡电路包括信道反 转连续时间线性均衡电路。12. 根据权利要求9至11中任一项所述的方法，其特征在于，所述第二时钟和数据恢复 电路不同于所述第一时钟和数据恢复电路。13. 根据权利要求9至12中任一项所述的方法，其特征在于，实现第一时钟和数据恢复 电路以恢复所述数据信号的数据包括:实现Alexander时钟和数据恢复电路。14. 根据权利要求9至13中任一项所述的方法，其特征在于，实现第二时钟和数据恢复 电路以调整时钟相位偏移包括:实现Mue 11 er-Mu 11 er时钟和数据恢复电路。15. 根据权利要求9所述的方法，其特征在于，进一步包括:将判决反馈均衡器耦接至所 述第一线性均衡电路的输出。
【文档编号】H04L7/033GK105830386SQ201480069876
【公开日】2016年8月3日
【申请日】2014年12月10日
【发明人】C-H·谢, K-Y·张, J·萨沃杰
【申请人】赛灵思公司