专利名称：数字到模拟转换器的解码器的制作方法
技术领域：
本发明一般涉及解码器，特定而言，涉及数字到模拟转换器的解码器。
背景技术：
二元数字脉冲作为一和零的长串而出现，且对于人类观察者来说不具有明显的意义，但是当数字到模拟转换器(DAC)用于对二元数字信号进行解码时，有意义的输出出现。输出可为语音、图片、音乐旋律或机械运动。数字到模拟转换器将代表例如电压的模拟值的数字值转换为对应于所述模拟值的输出。
图1展示了数字到模拟转换器的功能块。输出Outi通过由数字代码A0～An-1和 控制的相应的解码器输入从伽马电压Vr0～Vr2n-1选择。这里，我们选择An-1作为最高有效位(MSB)并选择A0作为最低有效位(LSB)。输出电压Outi穿过OP缓冲器到突起衬垫(bumppad)Pouti。
常规而言，线反转LCD源极驱动器中的数字到模拟转换器(DAC)的开关阵列(即，解码器)由P-型金属氧化物半导体(PMOS)和N-型金属氧化物半导体(NMOS)晶体管组成，其由数字代码A0～An-1和 所控制，如图2中所示。每一伽马电压Vr0～Vr2n-1传输通过由PMOS和NMOS晶体管组成的传输门逻辑。当开关阵列设置在每一输出电压的同一水平面上时，用于输出电压的每一通道的间距应当足够宽。令人遗憾地是，源极驱动器具有有限的宽度，且铸造也具有掩膜(mask reticle)限制。当开关阵列不是设置在同一水平面上时，在源极驱动器中将需要用于伽马电压的两倍的布线迹线(routing-trace)，且源极驱动器的面积增加。
图3为同一水平面上的NMOS和PMOS开关阵列的局部布局图，其使用常规的触点装置(contact device)。参看图3，当触点设置在开关阵列的同一行中时，只有少数触点需要设置在伽马电压之间，使得突起衬垫间距不会增加。然而，当触点设置在开关阵列的同一列中时，触点彼此接近且对于掩膜而言将需要开关阵列的行与行之间的更多空间，使得开关阵列的突起衬垫间距增加。
发明内容
因此，本发明的目的是针对一种数字到模拟转换器的解码器。在所述解码器中，伽马电压的通道根据PMOS和NMOS晶体管的特征而划分成三个部分。所述通道的一个部分由NMOS开关阵列控制，所述通道的另一个部分由PMOS开关阵列控制，且所述通道的另一个部分由所述NMOS和PMOS开关阵列两者控制。因此，所述PMOS和NMOS晶体管的数量可减少。
本发明的另一目的是针对一种数字到模拟转换器的解码器。在所述解码器中，多个N-型隐埋扩散(BDN)层根据所述数字信号而设置在所述NMOS晶体管中的某些晶体管的下方，且多个P-型隐埋扩散(BDP)层根据所述数字信号而设置在所述PMOS晶体管中的某些晶体管的下方，使得用于金属-触点-多晶硅结构(metal-contact-polystructure)的布局面积减小，且突起衬垫间距也减小。
本发明针对一种适于将数字信号转换成电压信号的数字到模拟转换器的解码器。所述解码器包含第一输入级，第二输入级、输出级、NMOS开关阵列和PMOS开关阵列。所述第一输入级提供多个输入电压Vr0～Vr2n-1，其中n为大于或等于零的整数。所述第二输入级提供所述数字信号的多个数字代码输入。所述输出级用于接收并输出所述电压信号。所述NMOS开关阵列包含k+1列的多个NMOS晶体管，其接收所述第一输入级的所述输入电压Vr0～vrk和所述第二输入级的所述数字信号，以对应于所述数字信号将所述输入电压Vr0～Vrk中的一个输出到所述输出级，其中k为大于或等于零的整数。所述PMOS开关阵列包含2″-(k-m+1)列的多个PMOS晶体管，其接收所述第一输入级的所述输入电压Vrk-m+1～Vr2n-1和所述第二输入级的所述数字信号，以对应于所述数字信号将所述输入电压Vrk-m+1～Vr2n-1中的一个输出到所述输出级，其中m为大于或等于零的整数。
根据本发明的实施例的数字到模拟转换器的解码器，其中在所述NMOS开关阵列中，同一列中的所述NMOS晶体管串联连接，而同一行中的所述NMOS晶体管的栅极全部耦合到所述第二输入级中的所述数字信号的所述数字代码输入中的一个。另外，第一行中的所述NMOS晶体管的漏极分别耦合到所述第一输入级中的所述输入电压Vr0～Vrk中的一个，且最后一行中的所述NMOS晶体管的源极全部耦合到所述输出级。此外，多个N-型隐埋扩散(BDN)层根据所述数字信号而设置在所述NMOS晶体管中的某些晶体管的下方，使得当所述数字信号输入时，相应的电压信号输出。
根据本发明的实施例的数字到模拟转换器的解码器，其中所述BDN层连接所述NMOS晶体管的所述源极和漏极。
根据本发明的实施例的数字到模拟转换器的解码器，其中在所述PMOS开关阵列中，同一列中的所述PMOS晶体管串联连接，而同一行中的所述PMOS晶体管的栅极全部耦合到所述第二输入级中的所述数字信号的所述数字代码输入中的一个。另外，第一行中的所述PMOS晶体管的源极分别耦合到所述第一输入级中的所述输入电压Vrk-m+1～Vr2n-1中的一个，且最后一行中的所述PMOS晶体管的漏极全部耦合到所述输出级。此外，多个P-型隐埋扩散(BDP)层根据所述数字信号而设置在所述PMOS晶体管中的某些晶体管的下方，使得当所述数字信号输入时，相应的电压信号输出。
根据本发明的实施例的数字到模拟转换器的解码器，其中所述BDP层连接所述PMOS晶体管的所述源极和漏极。
根据本发明的实施例的数字到模拟转换器的解码器，其中所述输入电压Vr0～Vrk的量值的范围从Vss到Vdd-VTNB，其中所述Vss代表电源的负电极，所述Vdd代表所述电源的正电极，且所述VTNB代表NMOS的阈值电压。
根据本发明的实施例的数字到模拟转换器的解码器，其中所述输入电压Vrk-m+1～Vr2n-1的量值的范围从|VTPB|到Vdd，其中所述Vdd代表所述电源的正电极，且所述VTPB代表PMOS的阈值电压。
根据本发明的实施例的数字到模拟转换器的解码器，其中分别耦合到所述电源的所述正电极和所述负电极的两个保护环设置在所述NMOS和PMOS开关阵列之间以避免锁定效应。
根据本发明的实施例的数字到模拟转换器的解码器，其中具有单位长度的空间保留在所述NMOS和PMOS开关阵列之间以避免锁定效应。
本发明针对一种用于将数字信号转换成电压信号的数字到模拟转换器的解码器。所述解码器包含第一输入级、第二输入级、输出级、NMOS开关阵列和PMOS开关阵列。所述第一输入级提供多个输入电压Vr0～Vr2n-1，其中n为大于或等于零的整数。所述第二输入级提供所述数字信号的多个数字代码输入。所述输出级用于接收并输出所述电压信号。所述NMOS开关阵列包含k+1列的节点，其中多个NMOS晶体管根据所述数字信号而设置在所述节点中的某些节点中。所述NMOS开关阵列适于接收所述第一输入级的所述输入电压Vr0～Vrk和所述第二输入级的所述数字信号，并对应于所述数字信号将所述输入电压Vr0～Vrk中的一个输出到所述输出级，其中k为大于或等于零的整数。所述PMOS开关阵列包含2″-(k-m+1)列的节点，其中多个PMOS晶体管根据所述数字信号而设置在所述节点中的某些节点中。所述PMOS阵列适于接收所述第一输入级的所述输入电压Vrk-m+1～Vr2n-1和所述第二输入级的所述数字信号，并对应于所述数字信号将所述输入电压Vrk-m+1～Vr2n-1中的一个输出到所述输出级，其中m为大于或等于零的整数。
根据本发明的实施例的数字到模拟转换器的解码器，在所述NMOS开关阵列中，同一列中的所述NMOS晶体管串联连接，同一行中的所述NMOS晶体管的栅极全部耦合到所述第二输入级的所述数字信号的所述数字代码输入中的一个，每一列中的第一个NMOS晶体管的漏极分别耦合到所述第一输入级的所述输入电压Vr0～Vrk中的一个，且每一列中的最后一个NMOS晶体管的源极全部耦合到所述输出级。
根据本发明的实施例的数字到模拟转换器的解码器，在所述PMOS开关阵列中，同一列中的所述PMOS晶体管串联连接，同一行中的所述PMOS晶体管的栅极全部耦合到所述第二输入级的所述数字信号的所述数字代码输入中的一个，每一列中的第一个PMOS晶体管的源极分别耦合到所述第一输入级的所述输入电压Vrk-m+1～Vr2n-1中的一个，且每一列中的最后一个PMOS晶体管的漏极全部耦合到所述输出级。
在本发明中，所述伽马电压选择由减少的数目的NMOS和PMOS晶体管根据所述NMOS和PMOS晶体管的特征而控制，使得开关阵列的面积减小。此外，采用BDN和BDP时触点的数目可减少，使得突起衬垫间距减小。
附图的包含在于提供对本发明的进一步了解，且并入本说明书中并构成本说明书的一部分。所述
了本发明的实施例，且与描述一起用来阐释本发明的原理。
图1为数字到模拟转换器的功能块图。
图2为数字到模拟转换器的解码器的电路图。
图3为同一水平面上的NMOS和PMOS开关阵列的局部布局图。
图4为说明根据本发明的实施例的数字代码与伽马电压Vrj之间的关系图。
图5为根据本发明的实施例的数字到模拟转换器的解码器的电路图。
图6为根据本发明的实施例的图5的特殊情形示意图。
图7为根据本发明的实施例的在同一水平面上的NMOS和PMOS开关阵列的局部布局图。
图8为根据本发明的实施例的NMOS和PMOS开关阵列的另一布局图。
图9为根据本发明的实施例的图8的替代布局图。
图10为根据本发明的实施例的NMOS和PMOS开关阵列的布局图。
具体实施例方式
现在将详细参考本发明的当前优选实施例，其实例将在附图中说明。在任何可能之处，在附图和描述中使用相同的参考数字来指代相同或类似部分。
图4为说明根据本发明的实施例的数字代码与伽马电压Vrj之间的关系图。参看图4，数字代码A0～An-1和 的值映射到伽马电压Vrj。由于PMOS和NMOS晶体管的特征，|VTPB|与Vdd之间的伽马电压Vrj可由PMOS晶体管所控制，且Vss与Vdd-VTNB之间的伽马电压Vrj可由NMOS晶体管所控制。这里，VTPB为PMOS晶体管的阈值电压(具有体效应)，且VTNB为NMOS晶体管的阈值电压(具有体效应)。
因此，为减少PMOS和NMOS晶体管的数量，选择一个数字代码值作为断点。当伽马电压位于由脚注值0到k所标记的Vr0与Vrk之间时，NMOS晶体管用于控制伽马电压选择。当伽马电压位于由脚注值(k-m+1)到(2n-1)所标记的Vrk-m+1与Vr2n-1之间时，PMOS晶体管用于控制伽马电压选择。此外，当伽马电压位于由脚注值(k-m+1)到k所标记的Vrk-m+1与Vrk之间时，NMOS和PMOS晶体管均用于控制伽马电压选择。
在当前实施例中，选择电源Vss的负电极作为最小伽马电压，且选择电源Vdd的正电极作为最大伽马电压。然而，应注意，最小伽马电压Vr0并不限于Vss，且最大伽马电压并不限于Vdd。举例来说，Vr0可为0.1Vdd且Vr2n-1可为0.9Vdd。伽马电压Vrj、Vss与Vdd之间的关系可呈现为Vss≤Vri≤Vdd，i＝0到2n-1。
图5为根据本发明的数字到模拟转换器的解码器的电路图。参看图5，解码器包含第一输入级、第二输入级、输出级、NMOS开关阵列和PMOS开关阵列。第一输入级提供多个输入电压Vr0～Vr2n-1，其中n为大于或等于零的整数。第二输入级提供数字信号的多个数字代码输入A0， K，An-1， 输出级用于接收并输出电压信号。
另外，NMOS开关阵列包含k+1列和2×n行的多个NMOS晶体管，其接收第一输入级的输入电压Vr0～Vrk和第二输入级的数字信号，以对应于数字信号将输入电压Vr0～Vrk中的一个输出到输出级，其中k为大于或等于零的整数。PMOS开关阵列包含2″-(k-m+1)列和2×n行的多个PMOS晶体管，其接收第一输入级的输入电压Vrk-m+1～Vr2n-1和第二输入级的数字信号，以对应于数字信号将输入电压Vrk-m+1～Vr2n-1中的一个输出到输出级，其中m为大于或等于零的整数。
此外，在NMOS开关阵列中，同一列中的NMOS晶体管串联连接，而同一行中的NMOS晶体管的栅极全部耦合到第二输入级中的数字信号的数字代码输入中的一个。另外，第一行中的NMOS晶体管的漏极分别耦合到第一输入级中的输入电压Vr0～Vrk中的一个，且第2×n行(即，最后一行)中的NMOS晶体管的源极全部耦合到输出级。此外，N-型隐埋扩散(BDN)层根据数字信号而设置在NMOS晶体管中的某些晶体管的下方，使得当数字信号输入时，相应的电压信号输出。
在PMOS开关阵列中，同一列中的PMOS晶体管串联连接，而同一行中的PMOS晶体管的栅极全部耦合到第二输入级中的数字信号的数字代码输入中的一个。另外，第一行中的PMOS晶体管的源极分别耦合到第一输入级中的输入电压Vrk-m+1～Vr2n-1中的一个，且第2×n行(即，最后一行)中的PMOS晶体管的漏极全部耦合到输出级。此外，P-型隐埋扩散(BDP)层根据数字信号而设置在PMOS晶体管中的某些晶体管的下方，使得当数字信号输入时，相应的电压信号输出。
在当前实施例中，DAC的伽马电压划分成范围从Vrk-m+1到Vr2n-1的高电压部分和范围从Vr0到Vrk的低电压部分。高电压部分由PMOS开关阵列传输，且低电压部分由NMOS开关阵列传输，使得晶体管的数量可减少且达到细小的间距。同时，N-型隐埋扩散(BDN)和P-型隐埋扩散(BDP)层分别用于缩短NMOS和PMOS晶体管的源极和栅极，使得金属-触点-多晶硅结构的面积可减小。
前述BDP和BDN层在多晶硅层之前形成，并提供用于本发明的实施例的更好的半导体工艺。在本发明中，伽马电压Vrj连接到一系列PMOS或NMOS晶体管，使得简化的电路和布局得以实现。这里，PMOS晶体管用于高电平伽马电压Vrj(Vrj在|VTPB|与Vdd之间)用途中，而NMOS晶体管实施于低电平伽马电压Vrj(Vrj在Vss与Vdd-VTNB之间)中。同时，对于较低的Vdd操作可调整PMOS和NMOS的阈值电压(VTPB、VTNB)。此外，额外的连接线可同时添加到伽马电压Vrj和将不同的Outi连结在一起，以增强伽马电压电力线的强度。
图6为根据本发明的实施例的图5的特殊情形示意图，其中k等于2n-1-1且m等于0。参看图6，选择k作为数字代码的中间值，使得NMOS晶体管的数量等于PMOS晶体管的数量，且总的晶体管的数量可减少达到50％。每一伽马电压由单个系列的NMOS晶体管或单个系列的PMOS晶体管所控制。因此，图6中的电路可通过最小布局来实施。应注意，k和m可为对应于不同应用的其它值，例如k等于2n-1-5且m等于0，其也可实现最小布局。
图7为根据本发明的实施例的在同一水平面上的NMOS和PMOS开关阵列的局部布局图。参看图7，代码插入(即BDP和BDN)用于连接NMOS和PMOS晶体管的源极和漏极。因此，在多晶硅中不需要设置触点，使得突起衬垫间距可减小。以0.5μm 1P2M工艺为例并与如在相关技术中所描述的布局进行比较，突起衬垫间距从39.98μm(如图3中所示)减小到33.4μm(如图7中所示)。
图8为根据本发明的实施例的NMOS和PMOS开关阵列的另一布局图。与如图7中所描述的实施例类似，当前实施例也在NMOS和PMOS晶体管中实施BDP和BDN。用于在NMOS开关阵列和PMOS开关阵列中传输数字代码A0～An-1和 的多晶硅线经由跨越Vss和Vdd保护环的相应的金属线而分别连接。这里，保护环包含分别连接到Vss和Vdd的两条金属线，并用于避免NMOS与PMOS开关阵列之间的锁定效应。
图9为根据本发明的实施例的图8的替代布局图。用于在NMOS和PMOS开关阵列中传输数字代码A0～An-1和 的多晶硅线直接连接。在NMOS和PMOS开关阵列之间保持距离，以防止NMOS和PMOS开关阵列之间的锁定效应。
图10为根据本发明的实施例的NMOS和PMOS开关阵列的布局图。参看图10，解码器包含第一输入级、第二输入级、输出级、NMOS开关阵列和PMOS开关阵列。第一输入级提供多个输入电压vr0～Vr2n-1，其中n为大于或等于零的整数。第二输入级提供数字信号的多个数字代码输入A0， K，An-1， 所述输出级用于接收并输出电压信号。
另外，NMOS开关阵列包含k+1列和2×n行的节点，其中多个NMOS晶体管根据数字信号而设置在节点中的某些节点中。NMOS开关阵列适于接收第一输入级的输入电压Vr0～Vrk和第二输入级的数字信号，并对应于数字信号将输入电压Vr0～Vrk中的一个输出到输出级，其中k为大于或等于零的整数。
PMOS开关阵列包含2″-(k-m+1)列和2×n行的节点，其中多个PMOS晶体管根据数字信号而设置在节点中的某些节点中。PMOS阵列适于接收第一输入级的输入电压Vrk-m+1～Vr2n-1和第二输入级的数字信号，并对应于数字信号将输入电压Vrk-m+1～Vr2n-1中的一个输出到输出级，其中m为大于或等于零的整数。
此外，在NMOS开关阵列中，同一列中的NMOS晶体管串联连接，同一行中的NMOS晶体管的栅极全部耦合到第二输入级的数字信号的数字代码输入中的一个，每一列中的第一个NMOS晶体管的漏极分别耦合到第一输入级的输入电压Vr0～Vrk中的一个，且每一列中的最后一个NMOS晶体管的源极全部耦合到输出级。
在PMOS开关阵列中，同一列中的PMOS晶体管串联连接，同一行中的PMOS晶体管的栅极全部耦合到第二输入级的数字信号的数字代码输入中的一个，每一列中的第一个PMOS晶体管的源极分别耦合到第一输入级的输入电压Vrk-m+1～Vr2n-1中的一个，且每一列中的最后一个PMOS晶体管的漏极全部耦合到输出级。
在当前实施例中，采用图8的布局概念和触点装置。对于替代布局(图中未示出)而言，图9的布局概念也可应用到图10。以0.5μm1P2M工艺为例，用于使用BDN和BDP的布局的突起衬垫间距从33.4μm(如图7中所示)减小到15.86μm(如图8中所示)，且用于使用触点装置的布局的突起衬垫间距从33.98μm(如图3中所示)减小到20.54μm(如图10中所示)。
使用本发明中的图7、图8和图9的设计概念，我们可在所述布局中得到下列优点(1)突起衬垫间距减小，(2)相应的DAC设计与突起衬垫间距布局相匹配，(3)以规则的开关阵列设计代码插入(BDN、BDP)，(4)布局面积随着较小的金属-触点-多晶硅结构而减小。我们还可在电路设计中得到下列优点(1)全摆幅(轨对轨)电路，(2)简化的电路。图10可得到突起衬垫间距减小的优点。
所属领域的技术人员将易明了，可在不脱离本发明的范畴或精神的情况下，对本发明的结构进行各种修改和变化。鉴于上文所述，希望本发明涵盖在所附权利要求书和其等同物范畴内的修改和变化。
权利要求
1.一种用于将数字信号转换成电压信号的数字到模拟转换器的解码器，其包括第一输入级，其用于提供多个输入电压Vr0～Vr2n-1，其中n为大于或等于零的整数；第二输入级，其用于提供所述数字信号的多个数字代码输入；输出级，其用于输出所述电压信号；N-型金属氧化物半导体(NMOS)开关阵列，其中包括k+1列的多个NMOS晶体管，其适于接收所述第一输入级的所述输入电压Vr0～Vrk和所述第二输入级的所述数字信号，并对应于所述数字信号将所述输入电压Vr0～Vrk中的一个输出到所述输出级，其中k为大于或等于零的整数；和P-型金属氧化物半导体(PMOS)开关阵列，其中包括2n-(k-m+1)列的多个PMOS晶体管，其适于接收所述第一输入级的所述输入电压Vrk-m+1～Vr2n-1和所述第二输入级的所述数字信号，并对应于所述数字信号将所述输入电压Vrk-m+1～Vr2n-1中的一个输出到所述输出级，其中m为大于或等于零的整数。
2.根据权利要求1所述的数字到模拟转换器的解码器，其特征是在所述NMOS开关阵列中，同一列中的所述NMOS晶体管串联连接，同一行中的所述NMOS晶体管的栅极全部耦合到所述第二输入级的所述数字信号的所述数字代码输入中的一个，第一行中的所述NMOS晶体管的漏极分别耦合到所述第一输入级的所述输入电压Vr0～Vrk中的一个，且最后一行中的所述NMOS晶体管的源极全部耦合到所述输出级，此外，多个N-型隐埋扩散(BDN)层根据所述数字信号而设置在所述NMOS晶体管中的某些晶体管的下方，使得当所述数字信号输入时，所述相应的电压信号输出。
3.根据权利要求2所述的数字到模拟转换器的解码器，其特征是所述BDN层连接所述NMOS晶体管的所述源极和漏极。
4.根据权利要求1所述的数字到模拟转换器的解码器，其特征是在所述PMOS开关阵列中，同一列中的所述PMOS晶体管串联连接，同一行中的所述PMOS晶体管的栅极全部耦合到所述第二输入级的所述数字信号的所述数字代码输入中的一个，第一行中的所述PMOS晶体管的所述源极分别耦合到所述第一输入级的所述输入电压Vrk-m+1～Vr2n-1中的一个，且最后一行中的所述PMOS晶体管的漏极全部耦合到所述输出级，此外，多个P-型隐埋扩散(BDP)层根据所述数字信号而设置在所述PMOS晶体管中的某些晶体管的下方，使得当所述数字信号输入时，所述相应的电压信号输出。
5.根据权利要求2所述的数字到模拟转换器的解码器，其特征是所述BDP层连接所述PMOS的所述源极和漏极。
6.根据权利要求1所述的数字到模拟转换器的解码器，其特征是当k等于2n-1-1时，那么对应于所述NMOS和所述PMOS的所述输入电压的数目等于2n-1。
7.根据权利要求6所述的数字到模拟转换器的解码器，其特征是所述NMOS阵列将所述输入电压Vr0～Vr2n-1-1中的一个输出到对应于所述数字信号的所述输出级，且所述PMOS阵列将所述输入电压Vr2n-1～Vr2n-1中的一个输出到对应于所述数字信号的所述输出级。
8.根据权利要求1所述的数字到模拟转换器的解码器，其特征是所述输入电压Vr0～Vrk的量值的范围从Vss到Vdd-VTNB，其中所述Vss代表电源的负电极，所述Vdd代表所述电源的正电极，且所述VTNB代表NMOS的阈值电压。
9.根据权利要求1所述的数字到模拟转换器的解码器，其特征是所述输入电压Vrk-m+1～Vr2n-1的量值的范围从|VTPB|到Vdd，其中所述Vdd代表所述电源的正电极，且所述VTPB代表PMOS的阈值电压。
10.根据权利要求1所述的数字到模拟转换器的解码器，其特征是分别耦合到所述电源的所述正电极和所述负电极的两个保护环设置在所述NMOS和PMOS开关阵列之间以避免锁定效应。
11.根据权利要求1所述的数字到模拟转换器的解码器，其特征是具有单位长度的空间保留在所述NMOS和PMOS开关阵列之间以避免锁定效应。
12.一种用于将数字信号转换成电压信号的数字到模拟转换器的解码器，其包括第一输入级，其用于提供多个输入电压Vr0～Vr2n-1，其中n为大于或等于零的整数；第二输入级，其用于提供所述数字信号的多个数字代码输入；输出级，其用于输出所述电压信号；NMOS开关阵列，其中包括k+1列的多个节点，其中多个NMOS晶体管根据所述数字信号而设置于所述节点中的某些节点中，所述NMOS开关阵列适于接收所述第一输入级的所述输入电压Vr0～Vrk和所述第二输入级的所述数字信号，并对应于所述数字信号将所述输入电压Vr0～Vrk中的一个输出到所述输出级，其中k为大于或等于零的整数；和PMOS开关阵列，其中包括2n-(k-m+1)列的多个节点，其中多个PMOS晶体管根据所述数字信号而设置于所述节点中的某些节点中，所述PMOS开关阵列适于接收所述第一输入级的所述输入电压Vrk-m+1～Vr2n-1和所述第二输入级的所述数字信号，并对应于所述数字信号将所述输入电压Vrk-m+1～Vr2n-1中的一个输出到所述输出级，其中m为大于或等于零的整数。
13.根据权利要求12所述的数字到模拟转换器的解码器，其特征是在所述NMOS开关阵列中，同一列中的所述NMOS晶体管串联连接，同一行中的所述NMOS晶体管的栅极全部耦合到所述第二输入级的所述数字信号的所述数字代码输入中的一个，每一列中的第一个NMOS晶体管的漏极分别耦合到所述第一输入级的所述输入电压Vr0～Vrk中的一个，且每一列中的最后一个NMOS晶体管的源极全部耦合到所述输出级。
14.根据权利要求12所述的数字到模拟转换器的解码器，其特征是在所述PMOS开关阵列中，同一列中的所述PMOS晶体管串联连接，同一行中的所述PMOS晶体管的栅极全部耦合到所述第二输入级的所述数字信号的所述数字代码输入中的一个，每一列中的第一个PMOS晶体管的源极分别耦合到所述第一输入级的所述输入电压Vrk-m+1～Vr2n-1中的一个，且每一列中的最后一个PMOS晶体管的漏极全部耦合到所述输出级。
15.根据权利要求12所述的数字到模拟转换器的解码器，其特征是所述输入电压Vr0～Vrk的量值的范围从Vss到Vdd-VTNB，其中所述Vss代表电源的负电极，所述Vdd代表所述电源的正电极，且所述VTNB代表NMOS的阈值电压。
16.根据权利要求12所述的数字到模拟转换器的解码器，其特征是所述输入电压Vrk-m+1～Vr2n-1的量值的范围从|VTPB|到Vdd，其中所述Vdd代表所述电源的正电极，且所述VTPB代表PMOS的阈值电压。
17.根据权利要求12所述的数字到模拟转换器的解码器，其特征是分别耦合到所述电源的所述正电极和所述负电极的两个保护环设置在所述NMOS和PMOS开关阵列之间以避免锁定效应。
18.根据权利要求12所述的数字到模拟转换器的解码器，其特征是具有单位长度的空间保留在所述NMOS和PMOS开关阵列之间以避免锁定效应。
全文摘要
本发明揭示一种数字到模拟转换器的解码器。在本发明中，伽马电压选择由减少的数目的NMOS和PMOS晶体管根据所述NMOS和PMOS晶体管的特征而控制，使得开关阵列的布局面积减小。此外，采用N－型隐埋扩散(BDN)层和P－型隐埋扩散(BDP)层以替换常规解码器的布局中的触点，使得所述布局可简化且其突起衬垫间距可减小。
文档编号G09G3/36GK1832352SQ20061005788
公开日2006年9月13日 申请日期2006年3月3日 优先权日2005年3月8日
发明者蔡志忠, 洪坤成 申请人:奇景光电股份有限公司