液晶显示器响应速度补偿的系统和控制图像帧数据的方法

专利名称：液晶显示器响应速度补偿的系统和控制图像帧数据的方法
技术领域：
本发明涉及液晶显示器，尤其涉及补偿响应速度的系统和控制图像的帧 数据的方法，其中，可以利用嵌入式帧存储器，而不是外部帧存储器提高液 晶的响应速度。
背景技术：
近年来，液晶显示器作为显示器不仅已经用在个人计算机中而且已经用 在高清晰度电视机中。于是，液晶显示器对施加图像数据电压作出反应的响 应速度应该是迅速的，以便使液晶显示器适合工作在多媒体环境下。但是，大多数液晶具有比接收l帧图像数据的速度快的响应速度。例如，当在屏幕上1秒钟显示60帧的数据时，将液晶面板改变成与图像数据电压相 对应的液晶状态至少花费了 16.6 ms (毫秒)。于是，使用了补偿响应速度的 电路。动态电容补偿(DCC)电路一般用作补偿响应速度的电路。DCC电路通过 比较当前图像和之前图像的电压，和根据比较电压的结果输出具有比当前图 像高或低的灰度电压电平的图像的帧数据来提高液晶的响应速度。图1是例示补偿响应速度的现有技术系统100的方块图。补偿响应速度 的系统100包括帧存储器控制器110、帧存储器120、和补偿响应速度的电路 130。帧存储器控制器110从外部图形源(未示出)接收当前图像Fn,并且将 当前图像Fn发送到帧存储器120。此外，帧存储器控制器110从帧存储器120 接收之前图像Fn-l,并且将之前图像Fn-1发送到补偿响应速度的电路130。受帧存储器控制器110控制的帧存储器120存储从帧存储器控制器110 接收的当前图像Fn,并且输出存储在帧存储器120中的之前图像Fn-l。当前 图像Fn和之前图像Fn-l是只存在时差的图像。存在帧存储器120是为了将之前图像Fn-1供应给用于补偿响应速度的电路130,它由与形成帧存储器控制器110和补偿响应速度的电路130的芯片A 不同的芯片B形成。用于补偿响应速度的电路130从外部图形源接收当前图像Fn,并且从帧 存储器llO接收之前图像Fn-1。用于补偿响应速度的电路130比较接收当前 图像Fn和之前图像Fn-l的电压，并且与比较电压的结果相对应地补偿液晶 的响应速度。补偿响应速度的电路130可以是包括当前图像Fn的变化灰度电压的查用 表的DCC电路。液晶显示器根据接收当前图像Fn的速度处理数据。同时，随着当前图像 Fn的清晰度提高，接收数据的速度也提高，因此，随着当前图像Fn的清晰 度提高，用于补偿响应速度的电路130的处理速度也应该提高，因此，随着 清晰度提高，帧存储器120的工作速度和容量也应该提高。于是，开发出了 利用压缩/恢复方法的补偿响应速度的系统。图2是例示利用现有技术压缩/恢复方法的补偿响应速度的系统200的方 块图。利用现有技术压缩/恢复方法的补偿响应速度的系统200包括帧存储器 控制器210、帧存储器220、用于补偿响应速度的电路230、编码器240、第 一解码器250、第二解码器260、和恢复之前图像的电路270。编码器240通过压缩从外部图形源(未示出)接收的当前图像Fn生成压 缩的当前图像F'n。第一解码器250通过恢复从编码器2々0接收的压缩的当前 图像F'n生成恢复当前图像F〃n。帧存储器控制器210将从编码器240接收的压缩的当前图像F'n发送到 帧存储器220,并且将从帧存储器220接收的压缩的之前图像F'n-1发送到第 二解码器260。第二解码器260通过恢复从帧存储器控制器210接收的压缩的之前图像 F'n-l生成恢复的之前图像F〃n-1。用于恢复之前图像的电路270通过接收当前图像Fn、恢复的当前图像 F〃n、和恢复的之前图像F〃n-l生成相似的之前图像F〃'n-l。相似的之前图像 F〃'n-1是从中除去恢复的之前图像P'n-1的噪声的图像。用于补偿响应速度的电路230将当前图像Fn和相似的之前图像F〃'n-1 的电压，根据比较电压的结果改变当前图像Fn的灰度电压，和输出当前图像Fn的改变灰度电压。同时，通过利用现有技术压缩/恢复方法，增加了可以通过相同数据总线宽度发送的图像数据的数量，因此，可以提高帧存储器22G的工作速度。此 外，由于将压缩数据存储在帧存储器220中，也可以提高存储容量。通过形 成多个子帧存储器220_1到220-N的帧存储器200，可以进一步提高存储容量。但是，系统200使用由分离芯片形成的外部帧存储器220,而不是芯片 系统(SoC)。其结果是，随着子帧存储器220-1到220_N的数量增加，所需 的数据总线引线的数量也增加。当数据总线引线的数量增加时，整个系统的尺寸也增大。此外，由总线 之间或总线与引线之间的负载电容的增加引起的RC延迟也增加。发明内容按照本发明的各个方面，提供了通过将嵌入式存储器用作系统中所需的 帧存储器，可以灵活地适应图像的提高清晰度的补偿响应速度的系统。此外，按照本发明的各个方面，提供了可以有效地将图像帧数据写入用 在补偿响应速度的系统中的嵌入式存储器中和/或从用在补偿响应速度的系 统中的嵌入式存储器中读取图像帧数据的控制图像帧数据的方法。根据本发明的一个方面，提供了一种响应速度补偿系统，该系统包括 补偿响应速度的电路，配置成比较从外源接收的当前图像和之前图像的电压， 该电路被配置成根据电压比较结果改变当前图像的灰度电压，和输出灰度电 压；内部帧存储器，配置成响应控制信号存储当前图像和输出前图像，该内 部存储器包含在单个芯片中与补偿响应速度的电路一起形成的N个子帧存储 器，其中N是自然数；帧存储器控制器，配置成生成控制信号，以便将当前 图像存储在内部帧存储器中或从内部帧存储器输出之前图像，该帧存储器控 制器包含与每个子帧存储器相对应的N个子帧存储器控制器；和数据流控制 器，配置成将当前图像发送到帧存储器控制器，将之前图像发送到补偿响应 速度的电路，该数据流控制器包含与N个子帧存储器的每一个相对应的N个 写入先进先出(FIFO)电路和N个读取FIFO电路。该系统可以进一步包括编码器，配置成通过压缩的当前图像生成压缩 的当前图像；和第一编码器，用于通过恢复压缩的之前图像生成恢复前图像,其中，输入内部帧存储器、帧存储器控制器、和数据流控制器中的当前图像 是压缩的当前图像，和从内部帧存储器、帧存储器控制器、和数据流控制器 输出的之前图像是压缩的之前图像。数据流控制器可以进一步包括指定压缩数据的次序的电路，其中，该电 路被配置成根据输入次序将压缩的当前图像划分成多个数据组，和生成FIFO使能信号，以便将当前图像顺序输入到写入FIFO电路。指定压缩数据的次序的电路可以配置成根据输入数据流控制器中的压缩 的当前图像的数据总线宽度将压缩的当前图像划分成多个数据组。数据总线宽度可以是32位或64位。数据流控制器可以配置成当存储在写入FIFO电路中的压缩的当前图像 超过预定值时，将压缩的当前图像输出到相应子帧存储器控制器。写入FIFO电路可以包括静态随机访问存储器(SRAM),配置成存储压 缩的当前图像；第一计数器，配置成计数输入的数据组的输入数量；第二计 数器，配置成计数输出的数据组的输出数量；比较器，配置成将输入数量和 输出数量之差与参考值相比较；和SRAM控制器，配置成根据差比较结果控制 SRAM的操作。参考值可以是可以存储在SRAM中的数据组的最大数量的1/2。 数据流控制器可以进一步包括多路复用器，配置成接收从N个读取FIFO 电路输出的压缩的之前图像，和响应通过总线接收的输出数据选择信号依次 输出压缩的之前图像；和指定恢复数据的次序的电路，配置成指定输入到多 路复用器的压縮的之前图像的输出次序，和生成与输出次序相对应的输出数 据选择信号。该系统可以进一步包括第二解码器，配置成通过恢复从编码器输出的 压缩的当前图像输出恢复当前图像；和配置成恢复之前图像的电路，用于利 用当前图像、恢复当前图像、和恢复前图像生成相似的之前图像，其中，补 偿响应速度的电路配置成比较当前图像和相似的之前图像的电压。帧存储器控制器可以与补偿响应速度的电路和内部帧存储器 一起在单个 芯片上形成。补偿响应速度的电路可以是动态电容补偿(DCC)电路。 DCC电路可以包含查用表，配置成通过根据电压比较结果改变当前图像 来输出当前图像。根据本发明的另一个方面，提供了一种控制图像的帧数据的方法，该方 法包括在根据同时通过总线输入的数据位将当前图像划分成多个数据组之后，将当前图像存储在N个写入FIFO电路中；当存储在N个写入FIFO电路 中的当前图像超过预定值时，通过将当前图像从N个写入FIFO电路的每一个 输出到N个子帧存储器的相应一个，将当前图像存储在N个子帧存储器中； 和通过响应输出数据选择信号从N个子帧存储器输出之前图像，将之前图像 存储在并联的N个读取FIF0电路中，其中N是自然数。将当前图像存储在相应N个子帧存储器中可以由与N个写入FIF0电路的 每一个相对应的N个子帧存储器控制器完成。将之前图像存储在N个写入FIFO电路中可以包括指定存储多个数据组 当中的每个数据组的写入FIFO电路；和利用FIFO使能信号将每个数据组依 次存储在相应写入FIFO电路中。该方法可以进一步包括计数输入写入FIFO电路中的数据组的输入数 量；计数从写入FIFO电路输出的数据组的输出数量；确定输入数量和输出数 量之差是否大于预定参考值；和根据确定结果确定是否输出存储在写入FIFO 电路中的数据组。根据确定结果确定是否输出存储在写入FIFO电路中的数据组可以包括 当差值小于等于预定参考值时，将数据组存储在写入FIFO电路中；和当差值 大于预定参考值时，输出存储在写入FIFO电路中的数据组。该方法可以进一步包括当存储在写入FIFO电路中的数据组的数量超过准备信号；和响应写入准备信号，输出指示可以将数据组写入相应子帧存储 器中的写入许可信号。该方法可以进一步包括当写入许可信号被激活时，输出存储在写入FIFO 电路中的数据组，而不是将数据组存储在写入FIFO电路中；和当写入许可信 号被去激时，将数据组存储在写入FIFO电路中，而不是输出存储在写入FIFO 电路中的数据组。该方法可以进一步包括输出指示读取存储在每个子帧存储器中的之前 图像的准备已完成的读取准备信号；和响应读取准备信号，输出指示可以从 子帧存储器中读取之前图像的帧数据的读取许可信号。该方法可以进一步包括当读取许可信号被激活时，将存储在子帧存储器中的之前图像输出到相应读取FIFO电路；和当读取许可信号被去激时，输 出读取准备信号，而不是输出存储在子帧存储器中的之前图像。该方法可以进一步包括计数输入读取FIFO电路中的数据组的输入数 量；计数从读取FIFO电路输出的数据组的输出数量；确定输入数量和输出数 量之差是否大于预定参考值；和根据确定结果确定是否输出存储在子帧存储 器中的数据组。差值小于等于预定参考值时，将数据组存储在读取FIFO电路中；和当差值超 过预定参考值时，将存储在读取FIFO电路中的数据组输出到多路复用器。该方法可以进一步包括指定输出输入多路复用器中的数据组的次序； 生成与指定次序相对应的输出数据选择信号；和根据输出数据选择信号输出 输入多路复用器中的数据组。


通过结合附图对本发明的示范性实施例进行如下详细描述，本发明的上 面和其它特征和优点将更加显而易见，其中相同的标号表示相同或相似的元件。在附图中图1是例示补偿响应速度的现有技术系统的方块图；图2是例示利用现有技术压缩/恢复方法的补偿响应速度的系统的方块图；图3是例示根据本发明一个方面的补偿响应速度的系统的实施例的方块图；图4是例示根据本发明一个方面的数据流控制器的实施例的方块图； 图5A是例示根据本发明另 一个方面的数据流控制器的实施例的方块图； 图5B是例示根据本发明另 一个方面的数据流控制器的实施例的方块图； 图6是例示根据本发明一个方面的写入先进先出(FIFO)电路的实施例 的方块图；图7是例示根据本发明一个方面控制写入图像帧数据的操作的方法的实 施例的流程图；和图8是例示根据本发明一个方面控制读取图像帧数据的操作的方法的实 施例的流程图。
具体实施方式
在下文中，参照示出示范性实施例的附图更充分地描述本发明的各个方 面。在描述这些实施例的时候，为了简洁起见，通常省略对众所周知项目、 功能、或配置的详细描述。应该明白，尽管术语"第一"、"第二"等在本文中用于描述各种各样的 元件，但这些元件不应该受这些术语限制。这些术语用于将一个元件与另一 个元件区分开，而不是暗示元件的所需顺序。例如，第一元件可以命名为第 二元件，和类似地，第二元件可以命名为第一元件，这不偏离本发明的范围。 正如本文所使用的那样，术语"和/或"包括一个或多个相关列出项目的任何 和所有组合。应该明白，当一个元件被称为"在"另一个元件"上"，或"与"另一个 元件"连接"或"耦合"时，它可以直接在其它元件上或与其它元件连接或 耦合或可能存在中间元件。相反，当一个元件被称为"直接在"另一个元件 "上"或"与"另一个元件"直接连接"或"直接耦合"时，不存在中间元 件。用于描述元件之间关系的其它词汇应该类似地解释(例如，"在...之间" 与"正好在...之间"、"与...相邻"与"正好与...相邻"等)。本文使用的术语只用于描述特定实施例，而无意限制本发明。正如本文 所使用的那样，单数形式"一个"、"一种"和"该"也有意包括复数形式， 除非在上下文中另有清楚指示。还应该明白，术语"包含"和/或"包括"当 用在本文中，规定存在所述特征、步骤、操作、元件、和/或部件，但不排除 存在或附加一个或多个其它特征、步骤、操作、元件、部件和/或它们的群体。图3是例示根据本发明一个方面的响应速度补偿系统300的实施例的方 块图。根据本实施例的系统300包括数据流控制器310、帧存储器控制器320、 内部帧存储器330、用于恢复之前图像的电路340、用于补偿响应速度的电路 350、编码器360、第一解码器370、和第二解码器380。数据流控制器310将从编码器360接收的压缩的当前图像F'n发送到帧 存储器控制器320,并且将从帧存储器控制器32Q接收的压缩的之前图像 F'n-l发送到第二解码器380。数据流控制器310可以由多个写入先进先出(FIFO )电路和多个读取FIFO电路形成。 一个写入FIF0电路和一个读取FIFO电路形成一对。写入FIFO电 路和读取FIF0电路的数量对应于内部帧存储器330中的帧存储器的数量。内部帧存储器330在与帧存储器控制器320和用于补偿响应速度的电路 350相同的芯片上实现。也就是说，内部帧存储器330在芯片系统(SoC)上 实现。由于内部帧存储器330和帧存储器控制器320在相同芯片上实现，可 以显著地减少总线和引线的所需数量。在这个实施例中，用于恢复之前图像的电路340、用于补偿响应速度的 电路350、编码器360、第一解码器370、和第二解码器380的功能和操作与 如图2所示的补偿响应速度的系统的组成部分的功能和操作相同，因此，这 里省略对它们的描述。图4是例示根据本发明 一个方面的数据流控制器410的实施例的方块图。 作为一个例子，图3的数据流控制器310可以采取图4的数据流控制器410 的形式。根据本实施例的数据流控制器410包括N个写入FIFO电路411_1到 411_N、 N个读取FIFO电路412_1到412_N、和多路复用器413,其中，N是 自然数。写入FIFO电路411_1和读取FIFO电路412 — 1形成一对，并且与相应第 1子帧存储器控制器420 — 1电连接。类似地，写入FIFO电路411—N和读取FIF0 电路412-N形成一对，并且与相应第N子帧存储器控制器420 —N电连接。在接收到压缩的当前图像F'n之后，写入FIFO电路411-1将压缩的当前 图像F'n发送到相应第1子帧存储器控制器420-1。类似地，在接收到压缩的 当前图像F'n之后，写入FIFO电路411_N将压缩的当前图像F'n发送到相应 第N子帧存储器控制器420_N。写入FIFO电路411-1到411_N的每一个连续地接收和存储压缩的当前图 像的数据当中的一部分图像数据，并且当存储的图像数据超过预定值时，将 一部分图像数据输出到相应第1到第N子帧存储器控制器420 — 1到420_N。写入FIFO电路411_1到411-N是并联的，并且受预定控制信号控制。于 是，便于安装更多的子帧存储器(未示出)。此外，由于子帧存储器控制器 420_1到420—N的每一个独立工作，所以可以容易地控制图像数据。多路复用器413接收从读取FIFO电路412 —1到412-N输出的压缩的之前 图像Pn-1，并且响应数据输出选择信号(未示出)，有选择地输出压缩的之前图像F'n-l。图5A是例示根据本发明另一个方面的数据流控制器500a的实施例的方 块图。作为一个例子，图3的数据流控制器310可以采取图5A的数据流控制 器500a的形式。根据本实施例的数据流控制器510a包括用于指定压缩数据的次序的电 3各510和N个写入FIFO电路520 — 1到520—N。用于指定压缩数据的次序的电路510接收压缩的当前图像Pn，并且将压 缩的当前图像F'n分配给写入FIFO电路520_1到520—N。该分配是以外部图 形源(未示出)与用于补偿响应速度的系统500a之间的总线宽度为单位进行 的。图形源可以是在现有技术中已知的任何图形源。例如，当总线宽度是32 位或64位时，以32位或64位分配当前图像，以便依次输入到写入FIFO电 路520—1到520—N中。作为一个详细例示性例子，假设总线宽度是32位和存在5个写入FIFO 电路，即，在本例中，N = 5。用于指定压缩的数据的次序的电路510将通过 总线接收的第1个32位输入第1写入FIFO电路520_1中，和将通过总线接 收的第5个32位输入第5写入FIFO电路520—N中。然后，用于指定压缩数 据的次序的电路510将通过总线接收的第6个32位输入第1写入FIFO电路 520 — 1中。这里，当通过总线同时接收的数据位是一个数据组时，压缩的当前图像 F'n由与(1个数据帧)/ (总线宽度)相对应的多个数据组形成。例如，当1 个数据帧是100兆字节和总线宽度是4字节时，数据组的数量是25 x 1 06。于 是，当写入FIFO电路的数量是5时，以预定时间间隔将5 x 106个数据组输入 一个写入FIFO电路中。但是，数据流控制器500a只将从编码器(未示出，例如，图3中的编码 器360)接收的压缩的当前图像F'n发送到帧存储器(未示出，例如，图3中 的帧存储器控制器320 ),因此，可不使用如上所述的大容量存储器。于是， 当大小大于等于预定大小的图像数据存储在写入FIFO电路520-1到520 —N中 时，用于指定压缩数据的次序的电路510利用FIFO使能信号将存储的图像数 据输出到帧存储器控制器(未示出)。下面描述其细节。图5B是例示根据本发明另一个方面的数据流控制器500b的实施例的方 块图。作为一个例子，图3的数据流控制器310可以采取图5B的数据流控制器500b的形式。根据本实施例的数据流控制器510b包括用于指定恢复数据的次序的电 路530、 N个读取FIFO电路540 — 1到540—N、和多路复用器550。读取FIFO电路540_1到540_N的每一个接收从帧存储器(未示出，例如， 图3中的帧存储器330 )输出的压缩的之前图像F'n-l。压缩的之前图像F'n-l 是从与读取FIFO电路540-1到540—N的每一个相对应的子帧存储器(未示出) 输出的数据。将从读取FIFO电路540 — 1到540-N输出的压缩的之前图像F'n-1 输入多路复用器550中。输入到一个读取FIFO电路540_1中的压缩的之前图像F'n-l的大小受一 个帧存储器控制器(未示出)控制。与写入FIFO电路(未示出，例如，图 5A中的第1写入FIFO电路520 — 1 )类似，读取FIFO电路540 — 1的存储容量 不大，因此，帧存储器控制器(未示出，例如，图3中的帧存储器控制器320) 只以预定大小将压缩的之前图像F'n-1输出到读取FIFO电路540一1。然后，当输出存储在一个读取FIFO电路540-1中的压缩的之前图像 F'n-l,相应子帧存储器控制器(未示出)将新的之前图像发送到读取FIFO 电路540-1。这样的操作在检验了是否输出输入到多路复用器550中的压缩 的之前图像F'n-1之后进行。下面描述其细节。用于指定恢复数据的次序的电路530输出选择信号SEL以便控制多路复 用器550的操作。选择信号SEL指定从FIFO电路540—1到540—N的每一个输 出压缩的之前图像F'n-l的次序。图6是例示根据本发明一个方面的写入FIFO电路600的实施例的方块 图。举例来说，图4的写入FIFO电路411 — 1到411_N和图5A的写入FIFO电 路520-1到520-N可以釆^f又图6的写入FIFO电路600的形式。根据本实施例的写入FIFO电路600包括静态随机存取存储器(SRAM )610、 第一计数器620、比较器630、 SRAM控制器640、和第二计数器650。响应FIF0使能信号，SRAM 610存储由数个数据组形成的压缩的当前图 像F'n的数据当中的一部分帧数据。FIFO使能信号是在一个数据组输入SRAM 610中时激活的。SRAM 610响应从SRAM控制器640输出的控制信号SCRL， 输出存储的一部分帧数据。第一计数器620计数其中FIFO使能信号被激活的区段的数量，并且将結 果输出到比较器630。第二计数器650计数其中控制信号SCRL被激活的区段的数量，并且将结果输出到比较器639。由于在FIFO使能信号被激活的区段中将每个数据组输入SRAM 610中， 所以第一计数器620计数存储在SRAM 610中的数据组的数量。此外，由于在 控制信号SCRL被激活的区段中从SRAM 610输出每个数据组，所以第二计数 器650计数从SRAM 610输出的数据组的数量。比较器630将从第一计数器620输出的结果和从第二计数器650输出的 结果之间的差与参考值相比较。该参考值示出可以存储在SRAM610中的数据 组的适当数量，它可以是，例如，可以存储在SRAM 610中的数据组的最大数 量的1/2。SRAM控制器640根据比较器630的输出信号控制SRAM 610。当该差值等 于或低于参考值时，SRAM控制器640输出去激控制信号SCRL，和当该差值超 过参考值时，SRAM控制器640输出激活控制信号SCRL。图7是例示根据本发明一个方面控制写入图像帧数据的操作的方法的实 施例的流程图。在操作S705中，从外部图形源输入当前图像。当前图像是通过数据总线 从外部图形源输入的。于是，以数据总线宽度为单位输入当前图像。在下文 中，将以一个单位数据总线宽度输入的数据称为一个教:据组。在操作S710中，指定当前图像的次序。该次序是数据组的输入次序。于 是，当当前图像是100兆字节时，最后数据组的次序可以是数兆。在指定了每个数据组的次序之后，指定要存储数据组的写入FIFO电路。 例如，当存在5个写入FIFO电路时，可以将要存储在第1写入FIFO电路中 的数据组指定为第1到第M数据组。在操作S715中，生成写入FIFO使能信号。写入FIFO使能信号控制将数 据组输入每个写入FIFO电路中所花费的时间。当写入FIFO使能信号被激活 时，将某个数据组输入某个写入FIFO电路中。当将一个数据组存储在某个写入FIFO电路中时，在操作S725中将写入 地址值WA加1。写入地址值WA是存储在写入FIFO电i 各中的当前图像的大小。在操作S730中，确定写入地址值WA与读取地址值RA之间的差是否超过 参考值。读取地址值RA被设置成0。参考值根据写入FIFO电路的存储容量 确定。当该差值等于或低于参考值时，将当前图像存储在写入FIFO电路中。当该差值超过参考值时，在操作S735中输出写入准备信号，以便输出存储在写 入FIF0电路中的当前图像。当至少含有某个值的数据组存储在写入FIFO电路中时，写入准备信号指 示写入存储在帧存储器中的数据组的准备已完成。在操作S740中，响应写入准备信号，输出指示可以将当前图像写入帧存 储器中的写入许可信号。由于转到将数据组存储在某个写入FIFO电路中需要 等待时间，所以转到输出存储的数据组也需要等待时间。当输出去激写入许可信号时，写入FIFO电路在操作S720中存储接收的 当前图像。当输出激活写入许可信号时，写入FIFO电路在操作S745中输出 存储的当前图像。当从某个写入FIFO电路输出了一个数据组时，在操作S750中将读取地 址值RA加1。在操作S755中将输出的数据组存储在与某个写入FIFO电路相 对应的子帧存储器中。重复从S730到S755的操作，直到在操作S760中将与 1帧相对应的整个当前图像存储在帧存储器中为止。图8是例示根据本发明一个方面控制读取图像帧数据的操作的方法的实 施例的流程图。在操作S805中，输出指示读取存储在帧存储器中的之前图像的准备已完 成的读取准备信号。在操作S810中，响应读取准备信号，输出指示是否可以 读取之前图像的读取许可信号。当输出去激读取许可信号时，继续输出读取准备信号。当输出激活读取 许可信号时，在操作S815中将存储在帧存储器中的之前图像输出到相应读取 FIFO电路，并且在操作S820中将写入地址值WA加1。在操作S825中，确定写入地址值WA与读取地址值RA之间的差是否超过 参考值。读取地址值RA被设置成0。参考值根据读取FIFO电路的存储容量 确定。当该差值等于或低于参考值时，将之前图像存储在读取FIFO电路中。当 该差值超过参考值时，在操作S830中去激读取准备信号。然后，在操作S835中根据控制信号指定从多路复用器输出的之前图像的 输出次序。在操作S840中输出根据指定输出次序生成的输出数据选择信号。 在操作S845中根据输出数据选择信号输出之前图像。每当输出至少形成之前图像的一部分的每个数据组时，在操作S850中将读取地址值RA力。1。重复从S825到S850的操作，直到在操作S855中从帧 存储器输出与1帧相对应的整个之前图像为止。于是，按照本发明的各个方面补偿响应速度的系统将嵌入式存储器用作 内部帧存储器，因此可以减少总线和引线的数量。因此，提高了系统的工作 速度。此外，通过使用按照本发明的各个方面控制图像的帧数据的方法，可以 有效地将帧数据输入帧存储器中或从帧存储器输出帧数据。于是，便于安装 更多的帧存储器。虽然上文针对最佳模式和/或其它优选实施例作了描述，但本领域的普通 技术人员应该明白，可以在形式和细节上对其作各种各样的改变，而不偏离 所附权利要求书所限定的本发明的精神和范围。所附权利要求书旨在要求字 面上描述的权利要求项和它们的所有等效物，包括在每个权利要求项的范围 内的所有修改和改变。本申请要求2007年2月09日向韩国知识产权局提出的韩国专利申请第 10-2007-0013498号在35 U. S. C. §119下的优先权，特此全文引用以供参考。
权利要求
1.一种响应速度补偿系统，包含补偿响应速度的电路，配置成比较从外部源接收的当前图像和之前图像的电压，该电路被配置成根据之前图像的灰度电压和当前图像的灰度电压之间的差改变当前图像的灰度电压；内部帧存储器，配置成响应控制信号存储当前图像和输出之前图像，该内部存储器包含在单个芯片中与补偿响应速度的电路一起形成的N个子帧存储器，其中N是自然数；帧存储器控制器，配置成生成控制信号，以便将当前图像存储在内部帧存储器中和从内部帧存储器输出之前图像，该帧存储器控制器包含与每个子帧存储器相对应的N个子帧存储器控制器；和数据流控制器，配置成将当前图像发送到帧存储器控制器，和将之前图像发送到用于补偿响应速度的电路，该数据流控制器包含与N个子帧存储器的每一个相对应的N个写入FIFO电路和N个读取FIFO电路。
2. 根据权利要求1所述的系统，进一步包含编码器，配置成通过压缩的当前图像生成压缩的当前图像；和 第一编码器，配置成通过恢复压缩的之前图像生成恢复之前图像， 其中，输入内部帧存储器、帧存储器控制器、和数据流控制器中的当前图像是压缩的当前图像，和从内部帧存储器、帧存储器控制器、和数据流控制器输出的之前图像是压缩的之前图像。
3. 根据权利要求2所述的系统，其中，数据流控制器进一步包含 指定压缩数据的次序的电路，其中，该电路被配置成根据输入次序将压缩的当前图像划分成多个数据 组，和生成FIFO使能信号，以便将当前图像顺序输入到写入FIFO电路。
4. 根据权利要求3所述的系统，其中，用于指定压缩数据的次序的电路 被配置成根据输入到数据流控制器中的压缩的当前图像的数据总线宽度将压 缩的当前图像划分成多个数据组。
5. 根据权利要求4所述的系统，其中，数据总线宽度是32位或64位。
6. 根据权利要求3所述的系统，其中，数据流控制器被配置成当存储在写入FIFO电路中的压缩的当前图像超过预定值时，将压缩的当前图像输出到相应子帧存储器控制器。
7. 根据权利要求3所述的系统，其中，写入FIFO电路包含 SRAM,配置成存储压缩的当前图像；第一计数器，配置成计数输入的数据组的输入数量；第二计数器，配置成计数输出的数据组的输出数量；比较器，配置成将输入数量和输出数量之间的差与参考值相比较；和SRAM控制器，配置成根据该差值比较结果控制SR雄的操作。
8. 根据权利要求7所述的系统，其中，参考值是可以存储在SRAM中的 数据组的最大数量的 一半。
9. 根据权利要求3所述的系统，其中，数据流控制器进一步包含 多路复用器，配置成接收从N个读取FIFO电路输出的压缩的之前图像，和响应输出数据选择信号依次输出压缩的之前图像；和用于指定恢复数据的次序的电路，配置成指定输入到多路复用器的压缩 的之前图像的输出次序，和生成与输出次序相对应的输出数据选择信号。
10. 根据权利要求2所述的系统，进一步包含第二解码器，配置成通过恢复从编码器输出的压缩的当前图像输出恢复 当前图〗象；和配置成恢复之前图像的电路，用于利用当前图像、恢复的当前图像、和 恢复的之前图像生成相似的之前图像，其中，用于补偿响应速度的电路被配置成比较当前图像和相似的之前图 像的电压。
11. 根据权利要求1所述的系统，其中，帧存储器控制器与用于补偿响 应速度的电路和内部帧存储器一起在单个芯片上形成。
12. 根据权利要求1所述的系统，其中，用于补偿响应速度的电路是动 态电容补偿(DCC)电路。
13. 根据权利要求12所述的系统，其中，DCC电路包含查用表，配置成 通过根据电压比较结果改变当前图像来输出具有改变灰度电压的当前图像。
14. 一种控制图像的帧数据的方法，该方法包含在将当前图像划分成多个数据组之后，将当前图像存储在并联的N个写 入FIFO电路中；当存储在n个写入fifo电路中的当前图像超过预定值时，通过将当前图 像从n个写入fifo电路的每一个输出到n个子帧存储器，将当前图像存储在 n个子帧存储器中；当存储在n个子帧存储器中的之前图像超过预定值时，通过将之前图像 从n个子帧存储器输出到n个读取fifo电路，将之前图像存储在n个读取 fifo电路中；和响应输出数据选择信号，将之前图像从n个读取fifo电路输出到用于补 偿响应速度的电路。
15. 根据权利要求14所述的方法，其中，将当前图像存储在n个子帧存 储器中由n个子帧存储器控制器完成。
16. 根据权利要求14所述的方法，其中，将当前图像存储在n个写入 fifo电路中包含生成控制存储在n个子帧存储器中的当前图像的fifo使能信号；和 响应fifo使能信号，将当前图像存储在n个写入fifo电路中。
17. 根据权利要求16所述的方法，进一步包含 计数输入写入fifo电路中的数据组的输入数量； 计数从写入fifo电路输出的数据组的输出数量； 确定输入数量和输出数量之间的差是否大于预定参考值；和 根据确定结果输出存储在写入fifo电路中的数据组。
18..根据权利要求17所述的方法，其中，根据确定结果输出存储在写入 fifo电路中的数据组包含当该差值超过预定参考值时，输出存储在写入fifo电路中的数据组。
19. 根据权利要求14所述的方法，进一步包含输出指示将当前图像写入n个子帧存储器中的准备已完成的写入准备信号；和响应写入准备信号，输出指示可以将当前图像写入n个子帧存储器中的 写入许可信号。
20. 根据权利要求19所述的方法，进一步包含当写入许可信号被激活时，输出存储在写入fifo电路中的当前图像；和 当写入许可信号被去激活时，将当前图像存储在写入fifo电路中。
21. 根据权利要求14所述的方法，进一步包含输出指示用于读取N个子帧存储器中的之前图像的准备已完成的读取准备信号；和响应读取准备信号，输出指示可以从N个子帧存储器中读取之前图像的 读取许可信号。
22. 根据权利要求21所述的方法，进一步包含当读取许可信号被激活时，将存储在N个子帧存储器中的之前图像输出 到读取FIF0电路；和当读取许可信号被去激活时，输出读取准备信号，而不是输出存储在N 个子帧存储器中的之前图像。
23. 根据权利要求22所述的方法，进一步包含 计数输入读取FIFO电路中的数据组的输入数量； 计数从读取FIFO电路输出的数据组的输出数量； 确定输入数量和输出数量之间的差是否大于预定参考值；和 根据确定结果输出存储在N个子帧存储器中的之前图像。
24. 根据权利要求23所述的方法，其中，输出存储在N个子帧存储器中 的之前图像包含当差值超过预定参考值时，输出存储在N个子帧存储器中的之前图像。
全文摘要
本发明提供了补偿响应速度的系统和控制图像的帧数据的方法。该系统包括补偿响应速度的电路；内部帧存储器，包含在单个芯片中与补偿响应速度的电路一起形成的N个子帧存储器，其中N是自然数；帧存储器控制器，包含与每个子帧存储器相对应的N个子帧存储器控制器；和数据流控制器，包含与每个子帧存储器相对应的N个写入先进先出(FIFO)电路和N个读取FIFO电路。
文档编号G09G3/36GK101241680SQ200810004888
公开日2008年8月13日 申请日期2008年2月5日 优先权日2007年2月9日
发明者林政炫 申请人:三星电子株式会社