专利名称：多模态的传送输出电路的制作方法
技术领域：
本发明有关一种多模态的传送输出电路，尤指一种可在不需要P通道金属氧化物半导体晶体管电流开关的传送模态中控制P通道金属氧化物半导体晶体管导通以提供终端电阻的传送输出电路。
背景技术：
在芯片中，除了主控芯片、执行芯片功能的核心电路之外，还设置有输出入电路， 使核心电路得以经由输出入电路而和芯片外的其他电路交换信号、数据。输出入电路中会设置传送输出电路，以将核心电路的信号驱动传送至芯片外的外部电路。为了在一芯片与其外部电路之间正确地交换信号/数据，芯片的输出入电路与外部电路需要遵循相同的电子信号规格与协定。换句话说，若同一芯片需在不同应用中与不同信号规格的不同外部电路配合，芯片中就需对应设置不同信号规格的数种输出入电路。 譬如说，在现代的显示器接口规格中，HDMI (High DefinitionMultimedia hterface，高清晰度多媒体接口)与DisplayPort的接口规格属于电流型逻辑(current mode logic), LVDS(Low-Voltage Differential Signaling，低电压差动信号)则属于另一类型的接口规格。若想要以同一种显示器控制芯片应用于电流型逻辑与低电压差动信号型的不同接口， 显示器控制芯片中就要设置多种不同的传送输出电路来传送影像信号。这会增加显示器控制芯片的成本、布局面积与功率消耗。
发明内容
为了克服前述的缺点，本发明提出一种能在同一传送输出电路中以不同传送模态适应不同接口规格的多模态传送输出电路，可将多种接口规格的传送输出电路整合为一。 在一实施例中，本发明传送输出电路可为低电压差动信号接口提供一双端差动输出电路 (包括一对互补运作的P通道金属氧化物半导体晶体管与η通道金属氧化物半导体晶体管)，亦可在支持电流型逻辑接口时使能导通前述P通道金属氧化物半导体晶体管以提供接口规格所需的终端电阻；还可在又一种传送模态下提供两个独立的单端输出电路。此外， 在本发明的各种实施例中，亦可适当地保护驱动电流的η通道金属氧化物半导体晶体管、 维持其运作正常，并可减少P通道金属氧化物半导体晶体管因漏电导致的功率消耗。更进一步地，本发明传送输出电路可相容于各种不同的核心工作电压/输出入工作电压组合; 也就是说，对传送输出电路运作的输出入工作电压与核心电路(前驱动器)运作的核心工作电压而言，输出入工作电压可以大于、等于或小于核心工作电压。本发明的目的是提供一种多模态的传送输出电路，其包括有一对驱动电路、一对通用电路、一对切换电路与两个共耦电路。每一驱动电路具有一驱动输入端与一驱动输出端；每一通用电路则具有一控制端与一通用端，并对应于驱动电路的其中之一，于通用端耦接于对应驱动电路的驱动输出端。两共耦电路中的其中一个(第一共耦电路)耦接于各通用电路，另一个(第二共耦电路)则耦接于各驱动电路，用以提供电流(由驱动电路汲取电流)。在一实施例中，各驱动电路中设有一 η通道金属氧化物半导体晶体管，其栅极耦接于驱动电路的驱动输入端，其漏极耦接于驱动输出端。各通用电路中设有一 P通道金属氧化物半导体晶体管，栅极耦接通用电路的控制端，漏极则耦接于通用端。各切换电路分别对应于通用电路的其中之一，其具有一切换输入端及一耦接端， 并在耦接端耦接于对应通用电路的控制端。每一切换电路至少设有一第一开关与一第二开关。第一开关耦接于切换电路的切换输入端与耦接端之间，第二开关则耦接于一预设电压与耦接端之间。各驱动电路的输入端与各切换电路的输入端耦接于前驱动器。各切换电路中可设置一第三开关，耦接于一第二预设电压与该耦接端之间；该第三开关在一省电模态时导通。当传送输出电路运作于一第一传送模态时(譬如说是支持低电压差动信号接口规格的模态)，第一共耦电路会提供一电流作为驱动电流。切换电路中的第一开关导通，第二与第三开关不导通，以将切换电路的输入端导通至各通用电路的控制端，使两切换电路分别接收互斥的一对信号并传送至两通用电路端的控制端。各通用电路则作为电流开关 (current switch)，以根据其控制端的信号以决定是否向其通用端导通驱动电流。各驱动电路则根据其输入端的信号以决定是否在其输出端导通驱动电流至第二共耦电路。其中， 耦接于同一输出端的通用电路与驱动电路会互补地导通，也就是说，当其中一个导通时，另一个就不导通。成对的通用电路中只有一个会导通，成对的电流驱动电路中也只有一个会导通，以此来支持低电压差动信号接口规格所规范的信号传送配置。相对地，当传送输出电路运作于一第二传送模态(譬如说是支持电流型逻辑接口规格的模态)，第一共耦电路将各通用电路导通至一工作电压。切换电路中的第一与第三开关不导通，改由第二开关将各通用电路的控制端导通至一预设电压，作为一控制信号。在此控制信号的控制下，两通用电路均会被使能导通，于各通用电路的通用端提供一终端电阻。 驱动电路仍然依据其输入端的信号以决定是否在其输出端导通至第二共耦电路；成对的驱动电路中只有一个会导通。以此配置便可支持电流型逻辑接口规格所规范的信号传送配置。传送输出电路亦可运作于一第三传送模态，以实现广用输出(general purposeoutput)接口的输出电路。在此传送模态下，第一共耦电路在一第一工作电压与通用电路间提供一第一电阻，第二共耦电路在一第二工作电压与驱动电路间提供一第二电阻。在此传送模态下，每一通用电路与其对应的驱动电路形成一个单端输出电路，故一对通用电路与一对驱动电路共可提供两个独立的单端输出电路。切换电路中的第一开关导通， 第二与第三开关不导通，以将切换电路的输入端导通至各通用电路的控制端，使各通用电路可实现拉升(drive high/pull-up)驱动器；与各通用电路对应的各驱动电路则实现拉低(drive low/pull-down)驱动器。各通用电路根据其控制端的信号决定是否将其通用端导通至第一工作电压；各对应驱动电路则根据其输入端的信号以决定是否将其输出端导通至第二工作电压。在本发明的一实施例中，各驱动电路可在原η通道金属氧化物半导体晶体管之外增设一第二 η通道金属氧化物半导体晶体管与一反馈电路。第二 η通道金属氧化物半导体晶体管具有一第一端(如栅极)、一第二端(源极)与一第三端(漏极)；第二端与第三端
5分别耦接于原η通道金属氧化物半导体晶体管与驱动电路的输出端。反馈电路则耦接于第一端与第三端之间，以根据输出端的电压信号大小对应地变化调整第一端的电压。譬如说， 在一实施例中，当输出端的电压过高时，反馈电路向第一端提供一较低的电压，此较低的电压会经由第二 η通道金属氧化物半导体晶体管的栅极-源极电压而降低原η通道金属氧化物半导体晶体管的漏极电压，保护原η通道金属氧化物半导体晶体管不受输出端过压的影响，降低其承受过压的压力，维护其运作可靠度。相对地，在另一实施例中，当输出端的电压偏低时，反馈电路向第一端提供一较高的电压，此较高的电压会经由第二 η通道金属氧化物半导体晶体管的栅极-源极电压而适度提高原η通道金属氧化物半导体晶体管的漏极电压，避免原η通道金属氧化物半导体晶体管因漏极电压过低而错误地进入至三极区 (triode region)0根据本发明的一实施例，在各通用电路中，除了原ρ通道金属氧化物半导体晶体管之外，还可增设一电阻，耦接在原P通道金属氧化物半导体晶体管的漏极与通用电路的通用端之间。在又一实施例中，通用电路中还可进一步增设一 η通道金属氧化物半导体晶体管，其漏极与源极分别耦接于原P通道金属氧化物半导体晶体管的漏极与源极的其中之一，栅极则偏压于一电压，以和原P通道金属氧化物半导体晶体管形成一个类似传输门 (transmission gate)的配置；此配置可在ρ通道金属氧化物半导体晶体管的漏极与源极间降低总电阻值。以上两实施例可在通用电路提供终端电阻时提升终端电阻的线性程度。本发明传送输出电路运作的输出入工作电压可以大于、等于或小于核心工作电压。在输出入工作电压小于或等于核心工作电压的应用中，驱动电路中的反馈控制电路/ 第二 η通道金属氧化物半导体晶体管与通用电路中增设的η通道金属氧化物半导体晶体管有助于本发明传送输出电路运作于较低的输出入工作电压。反馈控制电路/第二 η通道金属氧化物半导体晶体管可避免驱动电路在低工作电压的情形下运作于错误的操作区(如三极区)。较低的输出入工作电压亦会降低通用电路中原P通道金属氧化物半导体晶体管的导通程度，影响其所提供的终端电阻，而增设的η通道金属氧化物半导体晶体管可适当地予以改善。在其他的实施例中，通用电路中的ρ通道金属氧化物半导体晶体管可以是一浮接 η型井(floating n-well)的ρ通道金属氧化物半导体晶体管，也就是其体极(bulk)浮接； 配合此种晶体管，通用电路还可增设一控制电路，耦接于该P通道金属氧化物半导体晶体管的栅极与漏极之间。譬如说，当传送输出电路的工作电压终止时，控制电路可减少栅极与漏极间的电压差，减少P通道金属氧化物半导体晶体管的漏电流。为了使审查员能更进一步了解本发明特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明，并非用来对本发明加以限制。
图1示意的是本发明传送输出电路的一种实施例。图2示意的是图1中共耦电路在不同传送模态下的等效实施例。图3示意的是图1中通用电路的不同实施例。图4示意的是图1中驱动电路的不同实施例。图5示意的是图1中切换电路的实施例。
图6示意的是图1中另一共耦电路的不同实施例。图7至9为图1传送输出电路实现不同传送模态的示意图。主要元件符号说明10传送输出电路B2. 2-B2. 3 前驱动器I1P-I2P、I1M-I2M 输入信号0UTP、0UTM 输出信号FU2. 1-FU2. 2、B4. 1-B4. 6 通用电路FU3. 1-FU3. 2、Β5· 1-Β5. 2 驱动电路FU4. 1-FU4. 2、Β6· 1 切换电路FU1、FU5、B3. 1-B3. 3、B7. 1-B7. 2 共耦电路bl、cl 输入端b2输出端al 控制端a2通用端a3、b3、c2 耦接端S3. 1、S6. 1-S6. 3 开关Μη3· 1-3. 3、Mn、Mp 晶体管Nl、N2P-N2M、N3、Nal-Na2、Nbl_Nb3 节点VDDl、VDD2、GND 工作电压VU V3 电压R、R0、R1 电阻CTR控制电路FC 反馈电路10、Il 电流源
具体实施例方式请参考图1 ；图1示意的是本发明传送输出电路一实施例10的电路方块示意图。 传送输出电路10可以设于一芯片中，作为芯片输出入电路的构筑方块之一；譬如说，当芯片的核心电路(未绘出)要输出信号至芯片之外的外部电路(譬如说是另一芯片或是电路板，未示于图1)时，便可经由前驱动器B2. 2与B2. 3将欲输出的信号传输至传送输出电路10，而传送输出电路10便会对应地向外部电路实际驱动信号输出。本发明传送输出电路10是一种多模态的传送输出电路，其包括有一对驱动电路FU3. 1与FU3. 2、一对通用电路 FU2. 1与FU2. 2、一对切换电路FU4. 1与FU4. 2，以及两个共耦电路FUl与FU5。在传送输出电路10中，各切换电路FU4. 1/FU4. 2分别设有一输入端(即切换输入端)cl及一耦接端c2。各通用电路FU2. 1/FU2. 2分别设有一控制端al、一通用端a2与一耦接端a3 ；各驱动电路FU3. 1/FU3. 2则分别设有一输入端bl (即驱动输入端)、一输出端 (即驱动输出端)b2与一耦接端b3。切换电路FU4. 1与FU4. 2的输入端cl耦接于前驱动器B2. 2，分别接收输入信号IlM与11P，并在其耦接端c2分别耦接于对应通用电路FU2. 1与FU2. 2的控制端al。通用电路FU2. 1与FU2. 2的耦接端a3在节点附共同耦接至共耦电路FU1。驱动电路FU3. 1与FU3. 2的输入端bl则耦接至前驱动器B2. 3，分别接收输入信号 I2M与I2P。驱动电路FU3. 1与FU3. 2的耦接端b3则于节点N3耦接于共耦电路FU5。通用电路FU2. 1与FU2. 2分别对应于驱动电路FU3. 1与FU3. 2 通用电路FU2. 1的通用端a2在节点N2M耦接于驱动电路FU3. 1的输出端1^2 ；通用电路FU2. 2的通用端a2在节点N2P耦接于驱动电路FU3. 2的输出端1^2 ；而节点N2P与N2M就可分别耦接至芯片的两个输出接垫(pad，未绘出)。换句话说，传送输出电路10即是根据前驱动器B2. 2与B2. 3 的输入信号11 、1说与12 、1211而分别在节点拟？与拟11向外部电路驱动发送对应的(差动)输出信号OUTP与0UTM。前驱动器B2. 2与B2. 3可运作于工作电压VDDl与GND之间； 传送输出电路10则运作于工作电压VDD2与GND之间。其中，工作电压VDDl可视为一核心工作电压，工作电压VDD2则可视为一输出入工作电压。延续图1的实施例，请参考第2至图6 ；图2示意的是共耦电路FUl在不同传送模态下的等效共耦电路B3. 1、B3. 2与B3. 3。图3示意的是本发明通用电路FU2. 1/FU2. 2的各种实施例B4. 1至B4. 6。图4示意的是本发明驱动电路FU3. 1/FU3. 2的各种实施例B5. 1 至B5. 2。图5示意的是切换电路FU4. 1/FU4. 2的实施例B6. 1。图6示意的则是共耦电路 FU5在不同传送模态下的等效共耦电路B7. 1与B7. 2。在图2中，共耦电路FUl可等效为共耦电路B3. 1、B3. 2与B3. 3。共耦电路B3. 1为一电流源10，向节点m提供电流。共耦电路B3. 3则在工作电压VDD2与节点m之间形成一电阻RO。如图3所示，本发明通用电路FU2. 1与FU2.2可采用通用电路B4. 1至B4. 6的其中一种来实现。在通用电路B4. 1中设有一晶体管Mp，其可为一 ρ通道金属氧化物半导体晶体管，栅极耦接于控制端al，漏极与源极则分别耦接于通用端a2与耦接端a3。如图4所绘示的驱动电路B5. 1至B5. 2，本发明驱动电路FU3. 1与FU3. 2则可采用驱动电路B5. 1至B5. 2的其中一种来予以实现。驱动电路B5. 2中设有一晶体管Mn3. 3，其可为一 η通道金属氧化物半导体晶体管，栅极耦接于输入端bl，漏极与源极则分别耦接于输出端1^2与耦接端b3。图1中的切换电路FU4. 1与FU4. 2可采用图5中的切换电路B6. 1来实现。切换电路B6. 1至少设有两开关S6. 1与S6. 2 ；开关S6. 1耦接于输入端cl与耦接端c2之间，开关S6. 2则耦接于一预设电压(如工作电压GND)与耦接端c2之间。另外，切换电路B6. 1 中亦可选择性地增设一开关S6. 3，耦接于耦接端c2与另一预设电压Vl之间。如图6所示，图1中的另一共耦电路FTO可等效为图6中的共耦电路B7. 1与B7. 2。 共耦电路B7. 1为一电流源II，由节点N3汲取电流。共耦电路B7. 2则是在节点N3与工作电压GND形成一电阻Rl。请参考第7图；第7图是以图3的通用电路B4. 1、图4驱动电路B5. 2与图5的切换电路B6. 1为例来说明本发明传送输出电路10的运作情形。当传送输出电路10运作于第一传送模态时(譬如说是支持低电压差动信号接口规格的模态)，共耦电路FUl可等效为图2中的共耦电路B3. 1，其系以电流源IO向节点m提供一电流作为驱动电流；共耦电路 FU5则为图6中的共耦电路B7. 1，以电流源Il向节点N3汲取电流。在以切换电路B6. 1实现的切换电路FU4. 1与FU4. 2中，开关S6. 1导通，开关S6. 2与S6. 3则不导通，以将切换电路FU4. 1/FU4. 2的输入端c 1分别导通至通用电路FU2. 1/FU2. 2的控制端al。此时，各通用电路FU2. 1与FU2. 2即可作为电流开关，以根据控制端al的输入信号IIM与IIP决定是否向其通用端a2导通驱动电流。驱动电路FU3. 1与FU3. 2则分别根据其输入端bl的输入信号I2M与I2P以决定是否在其输出端1^2导通驱动电流至共耦电路FU5。在此模态下，输入信号IlP与IlM可以是互为差动(互斥)的一对信号，输入信号 I2M与I2P亦为一对差动互斥信号。输入信号IlP与I2M可以是互为差动的，输入信号IlM 与I2P亦可以是互为差动的。因此，耦接于同一输出端的通用电路与驱动电路会互补地导通，也就是说，成对的通用电路FU2. 1与FU2. 2中只有一个会导通，成对的驱动电路FU3. 1 与FU3. 2中也只有一个会导通，以此来支持低电压差动信号接口规格所规范的信号传送配置。譬如说，当输入信号IlM经由切换电路FU4. 1导通通用电路FU2. 1中的晶体管Mp，输入信号IlP则经由切换电路FU4. 2而使通用电路FU2. 2中的晶体管Mp不导通；输入信号I2M 使驱动电路FU3. 1中的晶体管Mn3. 3不导通，输入信号I2P则使驱动电路FU3. 2中的晶体管Mn3.3导通。因此，由共耦电路FUl (实现为共耦电路B3. 1)提供的驱动电流会经由通用电路FU2. 1的导通而从节点N2M输出至外部电路(未绘出)，流经外部电路的阻抗，再回流至传送输出电路10的节点N2P，经由导通的驱动电路FU3. 2而被共耦电路FU5所汲取/吸收。在此模态下，传送输出电路10实现一双端差动输出电路。延续图7的例子，请参考图8 ；其所示意的是传送输出电路10运作于第二传送模态的情形。图8依旧以图3的通用电路B4. 1、图4驱动电路B5. 2与图5的切换电路B6. 1 与为例来说明。当传送输出电路10运作于第二传送模态(譬如说是支持电流型逻辑接口规格的模态)，共耦电路FUl的等效运作情形就如图2中的共耦电路B3. 2所示，其可视为一开关S3. 1，以将各通用电路FU2. 1与FU2. 2导通至工作电压VDD2。切换电路FU4. 1与FU4. 2 中的开关S6. 1与S6. 2不导通，改由开关S6. 3将各通用电路的控制端al导通预设电压VI， 以作为一控制信号。在此控制信号的控制下，通用电路FU2. 1与FU2. 2会被控制导通，在各通用电路FU2. 1与FU2. 2的通用端a2利用晶体管Mp的源极_漏极间导通电阻提供一等效的终端电阻。在此模态下，输入信号I2M与I2P可以是一对差动互斥信号。驱动电路FU3. 1与 FU3. 2仍然依据其输入端bl的输入信号I2M与I2P以决定是否在其输出端M导通至共耦电路FU5 ；成对的驱动电路FU3. 1/FU3. 2中只有一个会导通。以此配置便可支持电流型逻辑接口规格所规范的信号传送配置。譬如说，当输入信号I2P使驱动电路FU3. 2中晶体管 Mn3. 3导通时，便可将节点N2P导通至接近于工作电压GND，使输出信号OUTP为逻辑低。相对地，驱动电路FU3. 1中的晶体管Mn3. 3便不会导通；在通用电路FU2. 1的运作下，节点N2M 会接近于工作电压VDD2，让输出信号OUTM为逻辑高。也就是说，此模态下的两个输出信号 OUTP与OUTM为差动信号，此模态下的传送输出电路10构成一双端差动输出电路。延续图7与图8中运用通用电路B4. 1 (图3)、驱动电路B5. 2 (图4)与切换电路 B6. 1 (图5)的例子，请参考图9 ；图9示意的是本发明传送输出电路10运作于第三传送模态的情形。当传送输出电路10运作于此模态(譬如说是一支持广用输出的模态)，共耦电路FUl与FU5分别提供电阻RO与R1，如图2的共耦电路B3. 3与图6的共耦电路B7. 2。切换电路FU4. 1与FU4. 2的运作则类似图7的例子，开关S6. 1导通而开关S6. 2与S6. 3不导通，使通用电路FU2. 1与FU2. 2的控制端al (晶体管Mp的栅极)可分别耦接输入信号IlP与I1M。在此模态下，输入信号IlM与I2M可以是同相的，输入信号IlP与I2P则是另一对同相的信号，但信号对I1M/I2M与I1P/I2P可以是独立不相关的，使通用电路FU2. 1与驱动电路FU3. 1形成一单端输出电路，通用电路FU2. 2与FU3. 2则形成另一独立的单端输出电路。也就是说，本发明此实施例的传送模态下，通过驱动电路和通用电路的驱动，两个输出信号OUTM和OUTP可以不再是差动信号，而是可独立运作的两个单端信号；换言之，本发明此实施例的传送输出电路10可提供两个独立的单端输出电路。在各单端输出电路中，通用电路实现拉升(drive high/pull-up)驱动器，对应的驱动电路则实现拉低(drive low/ pull-down)驱动器。以通用电路FU2. 1与驱动电路FU3. 1形成的单端输出电路为例，当输入信号IlM使通用电路FU2. 1中的晶体管Mp导通时，驱动电路FU3. 1中的晶体管Mn3. 3不导通，节点N2M的输出信号OUTM由通用电路FU2. 1拉高至接近工作电压VDD2的逻辑高；相对地，当通用电路FU2. 1中的晶体管Mp不导通时，驱动电路FU3. 1中的晶体管Mn3. 3会导通而将节点N2M拉低至接近工作电压GND的逻辑低。图3中的通用电路B4. 2至B4. 6示意了本发明通用电路FU2. 1与FU2. 2的其他五种实施例。通用电路B4. 2沿用通用电路B4. 1的晶体管Mp，另又增设一电阻R ；电阻R的一端于节点Nal耦接晶体管Mp的漏极，另一端形成通用电路B4. 2的通用端a2。当本发明传送输出电路10运作于第二传送模态而使通用电路B4. 2中的晶体管Mp导通时，电阻R可和晶体管Mp的源极-漏极间导通电阻串联，一起提供终端电阻。电阻R的加入可改善终端电阻的线性程度(如电流与电压相互关系的线性程度)。在另一实施例中，通用电路B4. 3沿用通用电路B4. 2的晶体管Mp与电阻R，并进一步增设一晶体管Mn。晶体管Mn可以是η通道金属氧化物半导体晶体管，其漏极与源极分别耦接于晶体管Mp的漏极与源极的其中之一，栅极则偏压于一电压V3(譬如说是工作电压VDD2)。当传送输出电路10运作于第二传送模态时，电压V3会使晶体管Mn导通，以和晶体管Mp形成一个类似传输门(transmission gate)的配置；在此配置下，晶体管Mp的源极-漏极间导通电阻会和晶体管Mn的源极-漏极间导通电阻并联于节点Nal与Na2之间， 再和电阻R串联，以整合提供终端电阻。晶体管Mn提供的并联电阻可减少节点Nal与Na2 间的等效电阻，使电阻R对终端电阻线性程度的改善更为显著。在通用电路FU2. 1/2. 2其他的实施例中，通用电路B4. 4、B4. 5与B4. 6分别衍生自通用电路B4. 1、B4. 2与B4. 3，运作原理也相似。不过，在通用电路B4. 4至B4. 6中，晶体管 Mp是一浮接η型井(floating n-well)的ρ通道金属氧化物半导体晶体管，也就是其体极 (bulk)浮接；配合此种晶体管，通用电路B4.4至B4.6中还可增设一控制电路CTR，耦接于晶体管Mp的栅极与漏极之间，以根据晶体管Mp的漏极电压调整其栅极电压。譬如说，当传送输出电路10的工作电压VDD2终止时，控制电路CTR可减少栅极与漏极间的电压差，减少晶体管Mp导通的漏电流，像是经由通用端a2而向输出端ID2(图1)汲取的漏电流。在某些接口规格中，会针对传送输出电路停止工作电压的情形规范/限制传送输出电路向外部电路所汲取的电流；而上述的浮动η型井配置即有助于使本发明传送输出电路10适应各种接口规格的规范。图4中的驱动电路Β5. 1示意了本发明驱动电路FU3. 1/3. 2的另一实施例。在驱动电路Β5. 1中，晶体管Μη3. 2的功能与运作类似于驱动电路Β5. 2中的晶体管Μη3. 3 ；晶体管Μη3. 2亦可为一 η通道金属氧化物半导体晶体管，其栅极耦接至输入端bl，以根据输入端bl的信号决定是否在其漏极与源极之间导通。另外，驱动电路B5. 1还增设一第二晶体管Mn3. 1与一反馈电路FC。电晶体Mn3. 1可以是一 η通道金属氧化物半导体晶体管；其源极与漏极分别在节点Nbl与他2耦接于晶体管Μη3. 2的漏极与驱动电路Β5. 1的输出端1^2。 反馈电路FC则耦接于节点Nb2与Nb3之间，以根据输出端1^2 (节点Nb2)的电压信号大小对应地变化调整晶体管Mn3. 1的栅极电压。譬如说，在一实施例中，当输出端1^2的电压过高时，反馈电路FC向节点Nb3提供一较低的电压，此较低的电压会经由晶体管Mn3. 1的栅极-源极电压而降低晶体管Mn3. 2的漏极电压，保护晶体管Mn3. 2不受输出端1^2的过压影响，降低其承受过压的压力，提升其运作可靠度。换句话说，晶体管Mn3. 1可当作晶体管 Mn3. 2的过压保护器。也因此，晶体管Mn3. 2可采用薄氧化层的晶体管来实现，以减少布局面积，亦可降低前驱动器B2. 3的功率消耗。图4中的晶体管Mn3. 1与Mn3. 3则可以是厚氧化层的电晶体。相对地，在另一情况下，当输出端1^2的电压偏低时，反馈电路FC向节点Nb3提供一较高的电压，此较高的电压会经由晶体管Mn3. 1的栅极-源极电压而适度提高节点Nbl 的电压，避免晶体管Mn3. 2因漏极电压过低而错误地进入至三极区。也就是说，经由反馈电路FC的运作，晶体管Mn3. 1又可增加晶体管Mn3. 2的导通程度与驱动能力。如图1中所示的本发明传送输出电路10所运作的输出入工作电压VDD2可以大于、等于或小于核心工作电压VDDl。在工作电压VDD2等于或小于工作电压VDDl应用中，图 4的驱动电路B5. 1中的反馈控制电路FC/晶体管Mn3. 1与图3通用电路B4. 3/4. 6中的晶体管Mn有助于使本发明传送输出电路10得以运作于较低的输出入工作电压VDD2。反馈控制电路FC/晶体管Mn3. 1可避免驱动电路B5. 1在低工作电压的情形下运作于错误的操作区(如三极区)。较低的输出入工作电压VDD2亦会在通用电路FU2. 1/2.2中降低晶体管Mp的导通程度，影响其所提供的终端电阻，而通用电路B4. 3/4. 6中增设的晶体管Mn可适当地加以改善。针对工作电压VDD1/VDD2间大于、小于或等于的不同组合，图5切换电路B6. 1中的开关S6. 3可协助本发明传送输出电路10正确地进入省电模态。在省电模态中，传送输出电路10的各通用电路FU2. 1/2. 2与各驱动电路FU3. 1/3. 2应该被完全关闭而不导通。图 1的前驱动器B2. 3可向驱动电路FU3. 1/3. 2的输入端bl传输工作电压GND以关闭驱动电路FU3. 1/3. 2。在工作电压VDDl小于工作电压VDD2的应用中，由于前驱动器B2. 2运作于较低的工作电压VDDl，若由前驱动器B2. 2直接向通用电路FU2. 1/2. 2的控制端al提供工作电压VDD1，将无法完全关闭运作于较高工作电压的通用电路FU2. 1/2.2。故在工作电压 VDDl小于工作电压VDD2的应用中，本发明可用切换电路B6. 1中的开关S6. 3来将通用电路FU2. 1/2.2的控制端al导通至一较高(大于工作电压VDD1)的预设电压Vl (开关S6. 1 与S6. 2则不导通)，以完全关闭通用电路FU2. 1/2. 2 ；譬如说，电压Vl可以等于电压VDD2。 另一方面，在工作电压VDDl大于或等于工作电压VDD2的应用中，切换电路B6. 1就可导通开关S6. 1 (开关S6. 2与S6. 3不导通)，由前驱动器B2. 2向控制端al提供足以关闭通用电路FU2. 1/FU2. 2的电压。总结来说，相较于现有技术，本发明传送输出电路10的通用电路FU2. 1/2. 2在不同传送模态下均会使能导通而发挥功能；本发明传送输出电路10亦可广泛适用于工作电压VDDl大于、等于或小于工作电压VDD2的不同应用。如图4中本发明一实施例的驱动电
11路B5. 1中的反馈电路FC可根据输出端a2的信号电压动态控制晶体管丽3. 1，进而辅助晶体管丽3. 2的运作。如图3中本发明一实施例的通用电路B4. 4至B4. 6中则采用浮动η型井与控制电路CTR的组合，以更佳地适应各种接口规格的需求。 综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此本发明的保护范围当以权利要求所界定的为准。
权利要求
1.一种传送输出电路，包含有一对驱动电路；以及一对通用电路，耦接于该对驱动电路；其中，当该传送输出电路运作于一第一传送模态时，每一该通用电路根据一输入信号以决定是否导通；当该传送输出电路运作于一第二传送模态时，每一该通用电路根据一控制信号以形成一终端电阻。
2.如权利要求1所述的传送输出电路，其特征在于每一该驱动电路具有一驱动输入端与一驱动输出端；每一该通用电路具有一控制端与一通用端，每一该通用端耦接于每一该驱动输出端； 当该传送输出电路运作于该第一传送模态，该控制端与该通用端导通而产生该驱动电流， 当该传送输出电路运作于该第二传送模态，该控制端与该通用端间产生该终端电阻。
3.如权利要求2所述的传送输出电路，其特征在于，更包含有一切换电路，耦接于该些通用电路的其中之一；其中，当该传送输出电路运作于该第一传送模态时，该切换电路成为一通路；当该传送输出电路运作于该第二传送模态时，该切换电路将一预设电压导通以提供该控制信号。
4.如权利要求3所述的传送输出电路，其特征在于，该切换电路包含一切换输入端以及一耦接端，该耦接端系耦接至该对通用电路其一的该控制端，该切换电路更包含一第一开关，耦接于该切换输入端与该耦接端之间；该第一开关在该第一传送模态时导通；以及一第二开关，耦接于该预设电压与该耦接端之间；该第二开关在该第二传送模态时导ο
5.如权利要求4所述的传送输出电路，其特征在于，该切换电路更包含一第三开关，耦接于一第二预设电压与该耦接端之间；该第三开关在一省电模态时导ο
6.如权利要求4所述的传送输出电路，其特征在于，更包含一对切换电路连接至该对通用电路的该等控制端，其中于该第一传送模态时，该对切换电路分别接收互斥的一对信号并传送至该等通用电路端的该等控制端。
7.如权利要求2所述的传送输出电路，其特征在于，每一该驱动电路包含有一η通道金属氧化物半导体晶体管，其栅极耦接于该驱动输入端，而其漏极耦接于该驱动输出端。
8.如权利要求7所述的传送输出电路，其特征在于，每一该驱动电路更包含一第二晶体管，具有一第一端、一第二端与一第三端；该第二端与该第三端分别耦接于该η通道金属氧化物半导体晶体管与该驱动输出端；以及一反馈电路，耦接于该第一端与该第三端之间，以根据该第三端的信号大小对应地变化调整该第一端的电压。
9.如权利要求2所述的传送输出电路，其特征在于，每一该通用电路包含有一ρ通道金属氧化物半导体晶体管，其栅极耦接于该控制端，而其漏极耦接于该通用端。
10.如权利要求9所述的传送输出电路，其特征在于，每一该通用电路更包含一电阻， 耦接于该P通道金属氧化物半导体晶体管的漏极与该通用端之间。
11.如权利要求10所述的传送输出电路，其特征在于，每一该通用电路更包含一η通道金属氧化物半导体晶体管，其漏极与源极分别耦接于该P通道金属氧化物半导体晶体管的漏极与源极的其中之一。
12.如权利要求9所述的传送输出电路，其特征在于，该ρ通道金属氧化物半导体晶体管为一浮接η型井的ρ通道金属氧化物半导体晶体管，而每一该通用电路更包含一控制电路，耦接于该P通道金属氧化物半导体晶体管的栅极与漏极之间。
13.如权利要求1所述的传送输出电路，其特征在于，更包含有 一共耦电路，耦接于该些通用电路；其中，当该传送输出电路运作于该第一传送模态时，该共耦电路向该些通用电路提供一电流；当该传送输出电路运作于一第二传送模态时，该共耦电路系将该些通用电路导通至一工作电压。
14.如权利要求1所述的传送输出电路，其特征在于，更包含有 一共耦电路，耦接于该些驱动电路，选择性地向该些驱动电路提供一电流。
15.如权利要求1所述的传送输出电路，其特征在于，该传送输出电路运作于一第三传送模态时，该等通用电路分别根据多个输入信号以决定是否导通，该等输入信号互相独立。
全文摘要
本发明公开了一种多模态的传送输出电路，设有一对驱动电路与一对通用电路。各驱动电路中设有一n通道金属氧化物半导体晶体管，各通用电路中设有一p通道金属氧化物半导体晶体管。在一种传送模态下，该对通用电路的其中之一会和该对驱动电路的其中之一互补地导通；在另一种传送模态下，该对通用电路会一致地导通以提供终端电阻。
文档编号G09G5/00GK102376288SQ201010249800
公开日2012年3月14日 申请日期2010年8月4日 优先权日2010年8月4日
发明者刘先凤, 叶俊文, 施俊仰 申请人:晨星半导体股份有限公司, 晨星软件研发(深圳)有限公司