移位寄存器单元、栅极驱动电路及显示装置的制作方法

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路及显示装置。

背景技术：

显示装置中不仅仅包括显示面板，还包括对具有像素阵列的显示面板的显示进行控制的栅极驱动电路(也称为行驱动电路)和源极驱动电路(也称为列驱动电路)，显示面板采用逐行扫描的显示方式，其中栅极驱动电路用于产生扫描信号，使每一行像素依次导通，而源极驱动电路用于在一行像素导通时向其提供数据信号实现像素的显示。

栅极驱动电路中还包括移位寄存器，该移位寄存器中包括多个级联的移位寄存器单元，其中每一级的移位寄存器单元通常主要由数个晶体管构成，通过向电路输入时钟信号clk以及输入信号in(也就是起始脉冲信号)，在输出端输出电平信号(也就是out信号)。

然而，随着显示装置分辨率以及尺寸的增加，扫描线的负载会很大。在使用时钟信号作为推动扫描信号的输入的情况下，由于时钟信号是交流信号，所以当负载很大时输出延迟也会很大，导致输出波形异常。

在所述背景技术部分公开的上述信息仅用于加强对本发明的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现要素：

针对现有技术中存在的问题，本发明的目的是提供一种移位寄存器单元、栅极驱动电路及显示装置，以解决现有技术中移位寄存器输出波形异常的技术问题。

为实现上述目的，根据本发明实施例的一方面，提供了一种移位寄存器单元，包括：

第一开关元件，用于响应第一时钟信号而导通，以将输入信号提供至第一节点；

第二开关元件，耦接于所述第一节点，并用于响应所述第一节点的信号而导通，以将第二时钟信号提供至第二节点；

第三开关元件，用于响应于所述第二时钟信号而导通，以将第一节点的信号提供至所述第二节点；

第四开关元件，耦接于所述第二节点，并用于响应所述第二节点的信号而导通，以将第二电源信号提供至输出端；

第五开关元件，用于响应所述第一时钟信号，以将所述第一电源信号提供至所述输出端；

第一电容，耦接于所述第二节点与所述输出端之间；以及

第二电容，耦接于所述第一电源信号的输入端与所述第一节点之间。

在本发明的一种示例性实施例中，所述第一开关元件至所述第五开关元件分别为第一晶体管至第五晶体管。

在本发明的一种示例性实施例中，所述第一晶体管至所述第五晶体管均具有控制端、第一端和第二端；

所述第一晶体管的控制端与所述第一时钟信号的输入端耦接，所述第一晶体管的第一端与所述输入信号的输入端耦接，所述第一晶体管的第二端与所述第一节点耦接；

所述第二晶体管的控制端与所述第一节点耦接，所述第二晶体管的第一端与所述第二时钟信号的输入端耦接，所述第二晶体管的第二端与所述第二节点耦接；

所述第三晶体管的控制端与所述第二时钟信号的输入端耦接，所述第三晶体管的第一端与所述第一节点耦接，所述第三晶体管的第二端与所述第二节点耦接；

所述第四晶体管的控制端与所述第二节点耦接，所述第四晶体管的第一端与所述第二电源信号的输入端耦接，所述第四晶体管的第二端与所述输出端耦接；

所述第五晶体管的控制端与所述第一时钟信号的输入端耦接，所述第五晶体管的第一端与所述第一电源信号的输入端耦接，所述第五晶体管的第二端与所述输出端耦接。

在本发明的一种示例性实施例中，所述第一晶体管至所述第五晶体管为pmos晶体管。

在本发明的一种示例性实施例中，所述第一时钟信号与所述第二时钟信号的周期相同、相位相反。

在本发明的一种示例性实施例中，所述第一时钟信号和所述第二时钟信号的低电平占空比小于50％。

在本发明的一种示例性实施例中，所述第一电源信号为高电平，所述第二电源信号为低电平，所述输入信号为低电平的起始脉冲信号。

根据本发明实施例的第二方面，提供一种栅极驱动电路，所述栅极驱动电路包括多个以上所述的移位寄存器单元。

在本发明的一种示例性实施例中，多个所述移位寄存器单元以级联的方式电性耦接，其中，第一级移位寄存器单元的输入端耦接起始脉冲信号，除最后一级移位寄存器单元外，其余每一级移位寄存器单元的输出端的信号均耦接至下一级移位寄存器单元的输入端。

根据本发明实施例的第三方面，提供一种显示装置，所述显示装置包括以上所述的栅极驱动电路。

本发明的有益效果在于，通过对传统移位寄存器单元的电路结构进行改进，包括对电路所包括开关元件的个数以及连接关系的更改，利用电路中每一个开关元件均根据其控制端的信号导通或关断，以实现对输出端信号的控制，能够有效且稳定的将信号输出至下一级移位寄存器单元，最终解决输出波形异常的技术问题。

附图说明

通过参照附图详细描述其示例实施方式，本发明的上述和其它特征及优点将变得更加明显。

图1是本发明实施例一中提供的一种移位寄存器单元的组成示意图；

图2是本发明实施例一中提供的一种移位寄存器单元的电路图；

图3是本发明实施例一中图2所示电路图对应的时序波形图；

图4是本发明实施例一提供的移位寄存器单元在第一阶段的电路工作原理示意图；

图5是本发明实施例一中图4所示电路图对应的时序波形图；

图6是本发明实施例一提供的移位寄存器单元在第二阶段的电路工作原理示意图；

图7是本发明实施例一中图6所示电路图对应的时序波形图；

图8是本发明实施例一提供的移位寄存器单元在第三阶段的电路工作原理示意图；

图9是本发明实施例一种图8所示电路图对应的时序波形图；

图10是本发明实施例一提供的移位寄存器单元在第四阶段的电路工作原理示意图；

图11是本发明实施例一中图10所示电路图对应的时序波形图；

图12是本发明实施例一提供的移位寄存器单元在第五阶段的电路工作原理示意图；

图13是本发明实施例一中图12所示电路图对应的时序波形图；

图14是本发明实施例一提供的移位寄存器单元在第六阶段的电路工作原理示意图；

图15是本发明实施例一中图14所示电路图对应的时序波形图；

图16是本发明实施例二中提供的栅极驱动电路的一种结构示意图；

图17是图16中栅极驱动电路各级移位寄存器单元所输出的时序波形图。

附图标记说明：

s1至s5：第一开关元件至第五开关元件

m1至m5：第一晶体管至第五晶体管

c1：第一电容

c2：第二电容

ck1：第一时钟信号

ck2：第二时钟信号

vdd：第一电源信号

vee：第二电源信号

stv/in：起始脉冲信号/输入信号

n1：第一节点

n2：第二节点

sr1：第一级移位寄存器单元

sr2：第二级移位寄存器单元

sr3：第三级移位寄存器单元

sr4：第四级移位寄存器单元

具体实施方式

体现本发明特征与优点的典型实施例将在以下的说明中详细叙述。应理解的是，本发明能够在不同的实施例上具有各种的变化，其皆不脱离本发明的范围，且其中的说明及附图在本质上是当作说明之用，而非用以限制本发明。

此外，本领域的普通技术人员应当理解的是，附图仅为本发明的示意性图解，并非一定是按比例绘制。

为解决上述问题，给出以下几个实施例对本发明进行解释和说明。

实施例一

如图1所示，本实施例中提供一种移位寄存器单元，包括第一开关元件s1、第二开关元件s2、第三开关元件s3、第四开关元件s4、第五开关元件s5、第一电容c1以及第二电容c2。

在本实施例中，第一开关元件s1用于响应第一时钟信号ck1而导通，以将输入信号in提供至第一节点n1；第二开关元件s2耦接于第一节点n1，并用于响应第一节点n1的电压信号而导通，以将第二时钟信号ck2提供至第二节点n2；第三开关元件s3用于响应第二时钟信号ck2而导通，以将第一节点的信号提供至第二节点n2；第四开关元件s4耦接于第二节点n2，并用于响应第二节点n2的电压信号而导通，以将第二电源信号vee提供至输出端；第五开关元件s5用于相应于第一时钟信号ck1而导通，以将第一电源信号vdd提供至输出端。

其中，在本实施例中第一开关元件s1至第五开关元件s5可以是开关晶体管。然而，在本公开的其他实施例中，第一开关元件s1至第五开关元件s5还可以是其他类型的开关，例如bjt开关等。

下面，以本实施例中第一开关元件s1至第五开关元件s5均为pmos晶体管为例进行说明，分别对应第一晶体管m1至第五晶体管m5。在本实施例中，第一晶体管m1至第五晶体管m5均具有控制端、第一端和第二端，这三个端分别对应晶体管的栅极、源极和漏极。

本实施例以晶体管为例的移位寄存器单元的电路如图2所示，具体连接关系如下：

第一晶体管m1的控制端与第一时钟信号ck1的输入端耦接，第一晶体管m1的第一端与输入信号in的输入端耦接，第一晶体管m1的第二端与第一节点n1耦接；第二晶体管m2的控制端与第一节点n1耦接，第二晶体管m2的第一端与第二时钟信号ck2的输入端耦接，第二晶体管m2的第二端与第二节点n2耦接；第三晶体管m3的控制端与第二时钟信号ck2的输入端耦接，第三晶体管m3的第一端与第一节点耦接，第三晶体管m3的第二端与第二节点耦接；第四晶体管m4的控制端与第二节点耦接，第四晶体管m4的第一端与第二电源信号vee的输入端耦接，第四晶体管m4的第二端与输出信号out的输入端耦接；第五晶体管m5的控制端与第一时钟信号ck1的输入端耦接，第五晶体管m5的第一端与第一电源信号vdd的输入端耦接，第五晶体管m5的第二端与输出信号out的输入端耦接。

图2所示电路图对应的时序波形图如图3所示，输入信号in为起始脉冲信号，用stv/in表示。如图3所示，时钟信号ck1和ck2是周期相同、方向相反的方波脉冲，输入信号stv/in是一个低电平的脉冲信号，且低电平的宽度可以是ck1的周期的一半，但不限于此。采用图2所示的电路，输出信号out的波形output1如图3所示。

还需要说明的是，本实施例中的第一电源信号vdd为高电平，第二电源信号vee为低电平。

现在对图2和图3分阶段进行分析：

第一阶段的电路工作原理示意图以及对应的时序波形图分别如图4和图5所示，电路中晶体管的工作状态以及第一节点n1、第二节点n2的电平状态(h表示高电平、l表示低电平)如图4所示。m1的控制端与ck1的输入端耦接，在这一阶段ck1为低电平，故m1导通；m2的控制端与第一节点n1耦接，当m1导通时，输入信号in提供至第一节点，此时第一节点n1为低电平，故m2导通；m3的控制端与ck2的输入端耦接，此时ck2为高电平，故m3关断；m4的控制端与第二节点n2耦接，由于m2导通，高电平的ck2提供至第二节点n2，故m4关断；m5的控制端与ck1的输入端耦接，此时ck1为低电平，故m5导通。

因此，在第一阶段，m1、m2和m5导通，此时输出信号out为高电平(用h表示)，波形output1如图5所示。图5中阴影部分即对应在第一阶段输入信号、时钟信号以及输出信号的波形。

第二阶段的电路工作原理示意图以及对应的时序波形图分别如图6和图7所示。电路中晶体管的工作状态以及第一节点n1、第二节点n2的电平状态(h表示高电平、l表示低电平)如图6所示。第二阶段的出现是由于ck1和ck2的低电平占空比小于50％而造成的，而第二阶段持续的时间可以是ck1与ck2之间的rc延迟时间，通常为约1μs。在第二阶段，由于ck1和ck2均处于高电平，所以m1、m3、m5关断，m2保持第一阶段的导通状态而将高电平的ck2提供至第二节点n2，故m4也关断，此时，输出信号out保持第一阶段的高电平(用h表示)，波形output1如图7所示。图7中阴影部分即对应在第二阶段输入信号、时钟信号以及输出信号的波形。

第三阶段的电路工作原理示意图以及对应的时序波形图分别如图8和图9所示。电路中晶体管的工作状态以及第一节点n1、第二节点n2的电平状态(h表示高电平、l表示低电平)如图8所示。第三阶段中晶体管的工作原理与第一阶段中晶体管的工作原理相同，此处不再一一赘述。在第三阶段，m2、m3和m4导通，此时输出信号out为低电平(用l表示)，波形output1如图9所示。图9中阴影部分即对应在第三阶段输入信号、时钟信号以及输出信号的波形。

第四阶段的电路工作原理示意图以及对应的时序波形图分别如图10和图11所示。电路中晶体管的工作状态以及第一节点n1、第二节点n2的电平状态(h表示高电平、l表示低电平)如图10所示。第四阶段出现与第二阶段出现的原因相同，不再赘述。在第四阶段中，仅晶体管m2导通，此时由于m4和m5处于关断状态，输出信号out保持低电平(用l表示)，波形output1如图11所示。图11中阴影部分即对应在第四阶段输入信号、时钟信号以及输出信号的波形。

第五阶段的电路工作原理示意图以及对应的时序波形图分别如图12和图13所示。电路中晶体管的工作状态以及第一节点n1、第二节点n2的电平状态(h表示高电平、l表示低电平)如图12所示。第五阶段中晶体管的工作原理与第一阶段中晶体管的工作原理相同，此处不再一一赘述。在第五阶段，m1和m5导通，此时输出信号out为高电平(用h表示)，波形output1如图13所示。图13中阴影部分即对应在第五阶段输入信号、时钟信号以及输出信号的波形。

第六阶段的电路工作原理示意图以及对应的时序波形图分别如图14和图15所示。在第六阶段中，由于ck1处于高电平，所以m1和m5关断，第一节点为高电平，故m2也关断。当ck2为高电平时，m3关断，第二节点保持高电平，所以输出信号out保持高电平；当ck2为低电平时，m3导通，第二节点仍然是高电平，输出信号out保持高电平。因此，在第六阶段，输出信号out为高电平(用h表示)，波形output1如图15所示。图15中阴影部分即对应在第六阶段输入信号、时钟信号以及输出信号的波形。

之后的时序，依次重复第五阶段和第六阶段的波形，不再赘述。

通过本实施例提供的移位寄存器单元，采用五个晶体管和两个电容组成的电路结构，应用输入的起始脉冲信号以及两个周期相同相位相反的时钟信号，能够形成稳定的输出信号，并将其作为后一级电路的输入信号，最终提供稳定的信号波形，从而解决输出波形异常的问题。

实施例二

在本实施例中还提供一种栅极驱动电路，该栅极驱动电路包括多个上述实施例一的移位寄存器单元。所述多个移位寄存器单元以级联方式电耦接，且第一级移位寄存器单元的输入端耦接一低电平的起始脉冲信号，除最后一级移位寄存器单元外，其余每一级移位寄存器单元的输出端的信号均耦接至下一级移位寄存器单元的输入端。

如图16所示，本实施例中以4个级联的移位寄存器单元为例，第一级移位寄存器单元sr1的输出信号out1作为第二级移位寄存器单元的输如信号in，第二级移位寄存器单元sr2的输出信号out2作为第三级移位寄存器单元的输入信号in，第三级移位寄存器单元sr3的输出信号out3作为第四级移位寄存器单元的输入信号in。这样在第一级移位寄存器单元sr1的输入端输入一个低电平的起始脉冲信号之后，就能够在其输出端产生稳定的输出信号out，将这一输出信号out输入至第二级移位寄存器单元sr2的输入端……以此重复，得到的四级移位寄存器单元的输出端out1、out2、out3以及out4的最终输出波形output1、output2、output3以及output4分别如图17所示，能够在移位寄存器中输出稳定的信号。

本实施例能够实现同上述实施例一的技术效果，此处不再赘述。

实施例三

在本实施例中还提供一种显示装置，包括以上所述的栅极驱动电路，并以此移位寄存器中输出的信号逐行开启显示装置中的栅极扫描线。该显示装置中还包括源极驱动电路，用于在栅极扫描线打开时向相应的像素提供数据电压。

本实施例也能够实现同上述实施例一的技术效果，此处不再赘述。

本领域技术人员应当意识到在不脱离本发明所附的权利要求所公开的本发明的范围和精神的情况下所作的变动与润饰，均属本发明的权利要求的保护范围之内。