一种扫描GOA电路的制作方法

本发明涉及显示技术领域，尤其涉及一种扫描goa电路。

背景技术：

goa(gatedriveronarray，阵列基板行驱动)技术能让栅极驱动电路集成在显示面板上，这样可以省去提供栅极电位信号的ic(integratedcircuit，集成电路)。对于柔性oled显示器，由于需要补偿薄膜晶体管的阈值电压和mobility，因而需要更多栅极信号，这样，从外部ic提供栅极信号变得非常困难。同时goa的稳定性对于显示面板来说也是十分重要。为了改善显示画质，各公司提出来多种goa电路，图1为已公布的一种goa电路，图2为ck(时钟信号)、xck(反相时钟信号)、stv(扫描启动信号)的波形图，该goa电路的运作过程如下：

阶段1：ck(时钟信号)为l(低电平)，xck(反相时钟信号)为h(高电平)，stv(扫描启动信号)为l(低电平)，m3、m4、m5、m10、m11、m12打开，薄膜晶体管m1的栅极电压为l+vth，vth为m2的阈值电压，薄膜晶体管m3的栅极电压为l，因此m1、m3打开，m2的栅极电压为h，因此m2关闭。输出端out输出为xck，为高电平。

阶段2：ck为h，xck为l，stv为h，薄膜晶体管m10、m11、m12、m6、m7打开，m3、m4、m5、m8关闭。因为电容c1、c2的作用，m1和m2的栅极电压保持上一阶段电压状态。c1的一端与m1的栅极相连，另一端与vgh相连时，在阶段2时，输出端out应输出xck信号，但由于m1的栅极电压为l+vth，因此m1有打开不完全的风险，容易造成输出端out输出电压大于l，从而无法完整输出正常的xck信号。并且在goa级传过程中，一级goa电路的输出端out输出不正常的波形信号，会导致后续的goa电路无法输出波形，从而导致后续的goa电路输出发生故障。同时，输出端out输出的信号从h变为l，会因为m2的寄生电容效应，导致m2的栅极电压被拉低，使得m2和m9被误打开，m2打开导致m2的输出端输出高电平信号vgh，从而造成输出端out输出错误；m9被打开，造成图1中pd处的电位被拉高，从而将m1关闭，导致输出端out的输出发生故障。

阶段3：ck为l，xck为h，stv为h，m7、m8、m9、m12打开，使得m2的栅极电压为l+vth，m1的栅极电压为h，则m2打开，m1关闭，out端输出vgh，为高电平。

将上述的goa电路串联使用时，第1级goa电路接入的stv信号如图2所示，下一级goa电路中的m4的栅极与上一级goa电路的输出端out连接。从图3a、3b上可以看出第1级goa电路无法输出正确的scan(扫描信号)波形，因为在阶段2，pd点的电压无法被拉更低，使ck或者xck信号波形无法完整输出。同时当m2的寄生电容较大时，会因为寄生电容效应使得pu点在阶段2时被拉低，m9打开，使得pd点电压被拉高，m1栅极电压过高，致使无法输出正常scan波形。

技术实现要素：

为解决上述技术问题，本发明提供一种扫描goa电路，能够保证其输出端正常输出信号，不发生故障。

本发明提供的一种扫描goa电路，包括：第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第一电容；

所述第一薄膜晶体管的第一端接入反相时钟信号，所述第一薄膜晶体管的第二端与所述第二薄膜晶体管的第一端连接，并作为输出端；

所述第三薄膜晶体管的栅极接入扫描启动信号，所述第三薄膜晶体管的第一端与所述第二薄膜晶体管的栅极连接，所述第三薄膜晶体管的第二端与所述第二薄膜晶体管的第二端连接且接入高电平信号；

所述第四薄膜晶体管的栅极和源极连接且接入扫描启动信号，漏极与所述第一薄膜晶体管的栅极连接；

所述第一电容的两端分别与所述第一薄膜晶体管的栅极以及所述第一薄膜晶体管的第二端连接；

其中，第一端为源极，第二端为漏极，或者第一端为漏极，第二端为源极。

优选地，还包括：第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管；

所述第六薄膜晶体管的栅极和源极相连接且接入反相时钟信号，所述第六薄膜晶体管的漏极分别与所述第七薄膜晶体管的栅极、所述第五薄膜晶体管的第一端连接；

所述第八薄膜晶体管的栅极与所述第七薄膜晶体管的第一端连接且接入时钟信号，所述第八薄膜晶体管的第一端与所述第七薄膜晶体管的第二端连接，所述第八薄膜晶体管的第二端与所述第三薄膜晶体管的第一端连接；

所述第五薄膜晶体管的栅极与所述第三薄膜晶体管的栅极连接且接入扫描启动信号，所述第五薄膜晶体管的第二端与所述第二薄膜晶体管的第二端连接。

优选地，还包括：第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管、第十二薄膜晶体管、第二电容、第三电容；

所述第四薄膜晶体管的漏极通过所述第十薄膜晶体管与所述第一薄膜晶体管的栅极，以及所述第十二薄膜晶体管的第一端连接；

所述第十薄膜晶体管的栅极接入扫描启动信号，所述第十薄膜晶体管的第一端与所述第四薄膜晶体管的漏极连接，所述第十薄膜晶体管的第二端与所述第一薄膜晶体管的栅极，以及所述第十二薄膜晶体管的第一端连接；

所述第十二薄膜晶体管的栅极接入低电平信号，且所述第十二薄膜晶体管的源极和漏极的另一端与所述第九薄膜晶体管的第一端连接，所述第九薄膜晶体管的第二端与所述第二薄膜晶体管的第二端连接，所述第九薄膜晶体管的栅极与所述第二薄膜晶体管的栅极连接；

所述第十一薄膜晶体管的栅极接入低电平信号，所述第十一薄膜晶体管的第一端接入扫描启动信号，所述第十一薄膜晶体管的第二端与所述第三薄膜晶体管的栅极连接；

所述第二电容的两端分别与所述第九薄膜晶体管的栅极，以及所述第九薄膜晶体管的第二端连接；

所述第三电容的两端分别与所述第九薄膜晶体管的源极和漏极连接。

优选地，还包括第四电容；

所述第四电容的两端分别与所述第五薄膜晶体管的源极和漏极连接。

优选地，还包括第十三薄膜晶体管；

所述第十三薄膜晶体管的栅极分别与所述第一薄膜晶体管的栅极连接，所述第十三薄膜晶体管的第一端接入高电平信号，所述第十三薄膜晶体管的第二端与所述第二薄膜晶体管的栅极连接。

优选地，所述第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管、第十二薄膜晶体管、第十三薄膜晶体管均为p型mos管。

优选地，高电平信号和低电平信号均为直流信号。

优选地，扫描启动信号在启动时间为低电平，时钟信号在第一个半周期为低电平，且所述启动时间和所述第一个半周期对应。

实施本发明，具有如下有益效果：第一电容的两端分别与第一薄膜晶体管的栅极以及第一薄膜晶体管的第二端连接。因为第一电容直接并联在第一薄膜晶体管的栅极以及第一薄膜晶体管的第二端上，在图2所示的阶段2时，第一电容可以维持上一阶段即阶段1的电压状态，为低电平l，再加上第一薄膜晶体管的寄生电容，第一薄膜晶体管的栅极电压小于2l，使得第一薄膜晶体管完全打开，输出端输出反相时钟信号对应的低电平信号。同时，第一电容直接并联在第一薄膜晶体管的栅极以及第一薄膜晶体管的第二端上，在输出端由高电平h变为低电平l时，防止因为的寄生电容拉低的栅极电压，打开而拉高pd处电位，关闭第一薄膜晶体管。因此，goa电路的输出端可以正常输出信号。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明提供的背景技术中的goa电路图。

图2是本发明提供的时钟信号、反相时钟信号、扫描启动信号的波形图。

图3a是本发明提供的选取20个背景技术中的goa电路进行串联连接后，得到的1～4级goa电路输出的仿真结果图。

图3b是本发明提供的选取20个背景技术中的goa电路进行串联连接后，得到的16～20级goa电路输出的仿真结果图。

图4是本发明提供的扫描goa电路图。

图5a是本发明提供的选取20个扫描goa电路进行串联连接后，得到的1～4级goa电路输出的仿真结果图。

图5b是本发明提供的选取20个扫描goa电路进行串联连接后，得到的16～20级goa电路输出的仿真结果图。

具体实施方式

本发明提供一种扫描goa电路，如图4所示，该扫描goa电路包括：第一薄膜晶体管m1、第二薄膜晶体管m2、第三薄膜晶体管m3、第四薄膜晶体管m4、第一电容c1。

第一薄膜晶体管m1的第一端接入反相时钟信号xck，第一薄膜晶体管m1的第二端与第二薄膜晶体管m2的第一端连接，并作为输出端。

第三薄膜晶体管m3的栅极接入扫描启动信号stv，第三薄膜晶体管m3的第一端与第二薄膜晶体管m2的栅极连接，第三薄膜晶体管m3的第二端与第二薄膜晶体管m2的第二端连接且接入高电平信号vgh。

第四薄膜晶体管m4的栅极和源极连接且接入扫描启动信号stv，漏极与第一薄膜晶体管m1的栅极连接。

第一电容c1的两端分别与第一薄膜晶体管m1的栅极以及第一薄膜晶体管m1的第二端连接。

其中，第一端为薄膜晶体管的源极，第二端为薄膜晶体管的漏极，或者第一端为薄膜晶体管的漏极，第二端为薄膜晶体管的源极。

因为第一电容c1直接并联在第一薄膜晶体管m1的栅极以及第一薄膜晶体管m1的第二端上，在图2所示的阶段2时，第一电容c1可以维持上一阶段即阶段1的电压状态，为低电平l，再加上第一薄膜晶体管m1的寄生电容，第一薄膜晶体管m1的栅极电压小于2l，使得第一薄膜晶体管m1完全打开，输出端out输出反相时钟信号xck对应的低电平信号。同时，第一电容c1直接并联在第一薄膜晶体管m1的栅极以及第一薄膜晶体管m1的第二端上，在输出端out由高电平h变为低电平l时，防止因为m2的寄生电容拉低m2的栅极电压，打开m9而拉高pd处电位，关闭m1。因此，goa电路的输出端out可以正常输出信号。

进一步地，该扫描goa电路还包括：第五薄膜晶体管m5、第六薄膜晶体管m6、第七薄膜晶体管m7、第八薄膜晶体管m8。

第六薄膜晶体管m6的栅极和源极相连接且接入反相时钟信号xck，第六薄膜晶体管m6的漏极分别与第七薄膜晶体管m7的栅极、第五薄膜晶体管m5的第一端连接。

第八薄膜晶体管m8的栅极与第七薄膜晶体管m7的第一端连接且接入时钟信号ck，第八薄膜晶体管m8的第一端与第七薄膜晶体管m7的第二端连接，第八薄膜晶体管m8的第二端与第三薄膜晶体管m3的第一端连接。

第五薄膜晶体管m5的栅极与第三薄膜晶体管m3的栅极连接且接入扫描启动信号stv，第五薄膜晶体管m5的第二端与第二薄膜晶体管m2的第二端连接。

进一步地，该扫描goa电路还包括：第九薄膜晶体管m9、第十薄膜晶体管m10、第十一薄膜晶体管m11、第十二薄膜晶体管m2、第二电容c2、第三电容c3。

第四薄膜晶体管m4的漏极通过第十薄膜晶体管m10与第一薄膜晶体管m1的栅极，以及第十二薄膜晶体管m12的第一端连接。

第十薄膜晶体管m10的栅极接入扫描启动信号stv，第十薄膜晶体管m10的第一端与第四薄膜晶体管m4的漏极连接，第十薄膜晶体管m10的第二端与第一薄膜晶体管m1的栅极，以及第十二薄膜晶体管m12的第一端连接。

第十二薄膜晶体管m12的栅极接入低电平信号vgl，且第十二薄膜晶体管m12的源极和漏极的另一端与第九薄膜晶体管m9的第一端连接，第九薄膜晶体管m9的第二端与第二薄膜晶体管m2的第二端连接，第九薄膜晶体管m9的栅极与第二薄膜晶体管m2的栅极连接。

第十一薄膜晶体管m11的栅极接入低电平信号vgl，第十一薄膜晶体管m11的第一端接入扫描启动信号stv，第十一薄膜晶体管m11的第二端与第三薄膜晶体管m3的栅极连接。

第二电容c2的两端分别与第九薄膜晶体管m9的栅极，以及第九薄膜晶体管m9的第二端连接。第二电容c2可以避免在阶段2，因为第二薄膜晶体管m2内部的寄生电容，导致第二薄膜晶体管m2和第九薄膜晶体管m9的栅极电压被拉低，从而导致第二薄膜晶体管m2和第九薄膜晶体管m9被误打开，当第九薄膜晶体管m9被打开时，会造成pd处的电压被拉高，从而关闭第一薄膜晶体管m1，引发输出故障。因此，第二电容c2可以维持第二薄膜晶体管m2和第九薄膜晶体管m9的栅极电压稳定，进而避免第一薄膜晶体管m1被误关闭，维持了输出端out的正常输出。

第三电容c3的两端分别与第九薄膜晶体管m9的源极和漏极连接。第三电容c3可以储存第九薄膜晶体管m9的漏电流释放的电荷，维持第九薄膜晶体管m9和第十二薄膜晶体管m12之间连接点的电位稳定。

进一步地，该扫描goa电路还包括第四电容c4。第四电容c4的两端分别与第五薄膜晶体管m5的源极和漏极连接。

进一步地，该扫描goa电路还包括第十三薄膜晶体管m13。第四电容c4的目的是维持第七薄膜晶体管m7的栅极电压稳定，避免反相时钟信号xck在变化(从h变为l)的过程中，因为第六薄膜晶体管m6的寄生电容，导致第七薄膜晶体管m7的栅极电压降低，进而被误打开，造成goa电路的输出故障。

第十三薄膜晶体管m13的栅极分别与第一薄膜晶体管m1的栅极连接，第十三薄膜晶体管m13的第一端接入高电平信号vgh，第十三薄膜晶体管m13的第二端与第二薄膜晶体管m2的栅极连接。第十三薄膜晶体管m13为了保证在pd处的处于低电位时，防止第二薄膜晶体管m2被误打开，从而保证了goa电路的输出稳定。

进一步地，第一薄膜晶体管m1、第二薄膜晶体管m2、第三薄膜晶体管m3、第四薄膜晶体管m4、第五薄膜晶体管m5、第六薄膜晶体管m6、第七薄膜晶体管m7、第八薄膜晶体管m8、第九薄膜晶体管m9、第十薄膜晶体管m10、第十一薄膜晶体管m11、第十二薄膜晶体管m12、第十三薄膜晶体管m13均为p型mos管。

进一步地，高电平信号vgh和低电平信号vgl均为直流信号。

进一步地，扫描启动信号stv在启动时间为低电平，时钟信号ck在第一个半周期为低电平，且启动时间和第一个半周期对应。即启动时间为图2中所示的阶段1。反相时钟信号xck的电位与时钟信号ck的电位对应相反。

本发明的goa电路结构的动作过程是：

阶段1：ck为lxck为h，stv为l，m3、m4、m5、m10、m11、m12打开，m1的栅极电压为l+vth，该vth为m2的阈值电压，m1打开，m2的栅极电压为h，m2关闭。out端的输出为xck，为高电平。

阶段2：ck为h，xck为l，stv为h，m10、m11、m12、m13、m6、m7打开，m4、m3、m5、m8关闭。因为此时m13打开，保证m2的栅极电压为h，不会因为m2的寄生电容而导致m2和m9被误打开，致使输出错误。同时，因为第一电容c1维持了阶段1的电位，并且因为m1的寄生电容，因此m1的栅极电压小于2l，使得m1完全打开，out端输出为xck，为低电平l。

阶段3：ck为l，xck为h，stv为h，m12、m9、m8、m7打开，使得m2的栅极电压为l+vth，该处vth为m2的阈值电压，打开m9，从而使m1的栅极电压为h，则m2打开，m1关闭，out端输出vgh，为高电平。

将20个上述的goa电路结构进行串联连接，上一级goa电路的输出端out作为下一级goa电路的stv输入端，即与下一级goa电路的m4的栅极连接。在第1级goa电路的stv输入端输入图2中所示的stv信号，在每一级goa电路的ck输入端和xck输入端输入图2中所示的ck信号和xck信号。

最终得到的1～4级goa电路输出的仿真结果图如图5a所示，16～20级goa电路输出的仿真结果图如图5b所示，图5b中还可以看到第20级goa电路中pu点和pd点的电位。可以看出对应的goa电路都能输出正常的波形。

本发明的goa电路将c1的一端接到输出端out，还添加m13、c4，在多级传递过程中，可以保证输出更稳定。避免因为薄膜晶体管的寄生电容效应导致薄膜晶体管的误开和误关，致使out端输出错误。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。