移位寄存器单元、移位寄存器电路和显示装置的制作方法

本发明涉及显示驱动技术领域，尤其涉及一种移位寄存器单元、移位寄存器电路和显示装置。

背景技术：

在现有的移位寄存器单元中，在对上拉节点充电过程中存在漏电路径，第一下拉模块包括的第一下拉晶体管的栅极与下拉节点连接，该第一下拉晶体管的第一极与所述上拉节点连接，该第一下拉晶体管的第二极与低电平输入端连接；在对上拉节点充电的过程中，会由于该第一下拉晶体管的漏电而导致上拉节点的电位达不到输出晶体管的完全开启电压，导致输出的栅极驱动信号上升和下降缓慢，出现栅极驱动信号失真情况。

技术实现要素：

本发明的主要目的在于提供一种移位寄存器单元、移位寄存器电路和显示装置，解决现有技术中存储上拉节点漏电路径，从而导致栅极驱动信号上升和下降缓慢，出现栅极驱动信号失真情况的问题。

为了达到上述目的，本发明提供了一种移位寄存器单元，应用于移位寄存器电路中，所述移位寄存器单元包括：

下拉节点控制模块，具有控制节点，被构造成根据所述控制节点的电位控制下拉节点的电位，所述控制节点的电位和所述下拉节点的电位呈反相关系；

第一电位调节模块，被构造成在上一级上拉节点的电位为有效工作电位的条件下将上一级上拉节点的电位输送至所述控制节点，在上一级上拉节点的电位不是有效工作电位的条件下断开所述控制节点与所述上一级上拉节点之间的连接；以及，

第二电位调节模块，设置在上拉节点和所述控制节点之间，被构造成在上一级下拉节点的电位为有效工作电位的条件下使所述控制节点与所述上拉节点之间导通，在上一级下拉节点的电位不是有效工作电位的条件下断开所述控制节点与所述上拉节点之间的连接；

其中，所述上一级上拉节点为所述移位寄存器电路中相邻上一级移位寄存器单元中的上拉节点，所述上一级下拉节点为所述移位寄存器电路中相邻上一级移位寄存器单元中的下拉节点。

实施时，所述第一电位调节模块包括：第一电位调节晶体管，栅极和第一极都与所述上一级上拉节点连接，第二极与所述控制节点连接。

实施时，所述第二电位调节模块包括：第二电位调节晶体管，栅极与所述上一级下拉节点连接，第一极与所述上拉节点连接，第二极与所述控制节点连接。

实施时，本发明所述的移位寄存器单元还包括：输出降噪模块，被构造成在所述上一级上拉节点的电位为有效工作电位的条件下控制栅极驱动信号输出端与第一电平输入端之间导通，在所述上一级上拉节点的电位不是有效工作电位的条件下断开所述栅极驱动信号输出端与所述第一电平输入端之间的连接。

实施时，所述输出降噪模块包括：输出降噪晶体管，栅极与所述上一级上拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第一电平输入端连接。

实施时，所述下拉节点控制模块包括：

第一下拉节点控制晶体管，栅极和第一极都与第二电平输入端连接；

第二下拉节点控制晶体管，栅极与所述控制节点连接，第一极与第一下拉节点控制晶体管的第二极连接；

第三下拉节点控制晶体管，栅极与所述第一下拉节点控制晶体管的第二极连接，第一极与所述第二电平输入端连接，第二极与所述下拉节点连接；以及，

第四下拉节点控制晶体管，栅极与所述控制节点连接，第一极与所述下拉节点连接，第二极与第一电平输入端连接；

所述第二下拉节点控制晶体管的宽长比大于所述第一下拉节点控制晶体管的宽长比，所述第四下拉节点控制晶体管的宽长比大于所述第三下拉节点控制晶体管的宽长比。

实施时，本发明所述的移位寄存器单元还包括：第一下拉模块，与所述上拉节点、所述下拉节点和第一电平输入端连接，被构造成根据所述下拉节点的电位控制所述上拉节点是否与所述第一电平输入端连通；以及，

输出模块，与所述上拉节点、时钟信号输入端和栅极驱动信号输出端连接，被构造成根据所述上拉节点的电位控制所述栅极驱动信号输出端是否与所述时钟信号输入端连接。

实施时，所述第一下拉模块包括：第一下拉晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述第一电平输入端连接；

所述输出模块包括：

输出晶体管，栅极与所述上拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第一电平输入端连接；以及，

存储电容，第一端与所述上拉节点连接，第二端与所述栅极驱动信号输出端连接。

本发明还提供了一种移位寄存器电路，包括多个级联的上述的移位寄存器单元；

除了第一级移位寄存器单元之外，每一级所述移位寄存器单元包括的第一电位调节模块与上一级上拉节点连接，每一级所述移位寄存器单元的第二电位调节模块与上一级下拉节点连接。

实施时，第一级移位寄存器单元包括的第一电位调节模块与起始上拉端连接，第一级移位寄存器单元包括的第二电位调节模块与起始下拉端连接。

实施时，一级所述移位寄存器单元包括输入端、复位端和栅极驱动信号输出端；

除了第一级移位寄存器单元之外，每一级所述移位寄存器单元的输入端与相邻上一级移位寄存器单元的栅极驱动信号输出端连接；

除了最后一级移位寄存器单元之外，每一级所述移位寄存器单元的复位端与相邻下一级移位寄存器单元的栅极驱动信号输出端连接。

实施时，第一级移位寄存器单元的输入端与起始信号输入端连接，最后一级移位寄存器单元的复位端与复位信号输入端连接。

本发明还提供了一种显示装置，包括上述的移位寄存器电路。

与现有技术相比，本发明所述的移位寄存器单元、移位寄存器电路和显示装置通过采用与控制节点连接的下拉控制节点以控制下拉节点的电位与控制节点的电位呈反相关系，并增加了控制控制节点与上一级上拉节点是否导通的第一电位调节模块和控制所述控制节点和所述上拉节点是否导通的第二电位调节模块，以控制在起始阶段、输入阶段和输出节点所述下拉节点的电位不为有效工作电位，从而断开上拉节点的漏电路径，使得不会存在上拉节点漏电情况，使得上拉节点的电位可以达到使得输出晶体管完全打开的电位，以使栅极驱动信号输出上升和下降不会失真。

附图说明

图1是本发明实施例所述的移位寄存器单元的结构图；

图2是本发明实施例所述的移位寄存器单元的工作时序图；

图3是本发明所述的移位寄存器单元的一具体实施例的电路图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为第一极，另一极称为第二极。在实际操作时，所述第一极可以为漏极，所述第二极可以为源极；或者，所述第一极可以为源极，所述第二极可以为漏极。

本发明实施例所述的移位寄存器单元，应用于移位寄存器电路中，所述移位寄存器单元包括：

下拉节点控制模块，具有控制节点，被构造成根据所述控制节点的电位控制下拉节点的电位，所述控制节点的电位和所述下拉节点的电位呈反相关系；

第一电位调节模块，被构造成在上一级上拉节点的电位为有效工作电位的条件下将上一级上拉节点的电位输送至所述控制节点，在上一级上拉节点的电位不是有效工作电位的条件下断开所述控制节点与所述上一级上拉节点之间的连接；以及，

第二电位调节模块，设置在上拉节点和所述控制节点之间，被构造成在上一级下拉节点的电位为有效工作电位的条件下使所述控制节点与所述上拉节点之间导通，在上一级下拉节点的电位不是有效工作电位的条件下断开所述控制节点与所述上拉节点之间的连接；

其中，所述上一级上拉节点为所述移位寄存器电路中相邻上一级移位寄存器单元中的上拉节点，所述上一级下拉节点为所述移位寄存器电路中相邻上一级移位寄存器单元中的下拉节点。

在实际操作时，所述有效工作电位为能够使得相应的晶体管打开的电位；例如，当该晶体管为n型晶体管时，所述有效工作电位为高电位；当该晶体管为p型晶体管时，所述有效工作电位为低电位。

本发明实施例所述的移位寄存器单元通过采用与控制节点连接的下拉控制节点以控制下拉节点的电位与控制节点的电位呈反相关系，并增加了控制控制节点与上一级上拉节点是否导通的第一电位调节模块和控制所述控制节点和所述上拉节点是否导通的第二电位调节模块，以控制在起始阶段、输入阶段和输出节点所述下拉节点的电位不为有效工作电位，从而断开上拉节点的漏电路径，使得不会存在上拉节点漏电情况，使得上拉节点的电位可以达到使得输出晶体管完全打开的电位，以使栅极驱动信号输出上升和下降不会失真。

其中，所述上拉节点是指移位寄存器单元中输入模块、输出模块和复位模块的连接点。具体地，所述移位寄存器单元可以包括：一输入晶体管、一输出晶体管和一存储电容；该输入晶体管的栅极与输入端连接，该输入晶体管的第一极与第一电压输入端连接；该输出晶体管的第一极与第一时钟信号输入端连接，该输出晶体管的第二极与栅极驱动信号输出端连接；所述存储电容的第一端与所述输出晶体管的栅极连接，所述存储电容的第二端与所述栅极驱动信号输出端连接，所述输入晶体管的第二极、所述存储电容的第一端与所述输出晶体管的栅极之间的连接点即为上拉节点。

所述下拉节点是指移位寄存器单元中下拉节点控制模块、第一下拉模块和第二下拉模块的连接节点，在本发明实施例所述的移位寄存器单元中，所述下拉节点控制模块用于在所述控制节点的控制下控制所述下拉节点的电位；并所述第一下拉模块包括：第一下拉晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与第一电平输入端连接；所述第二下拉模块包括：第二下拉晶体管，栅极与所述下拉节点连接，第一极与栅极驱动信号输出端连接，第二极与所述第一电平输入端连接；当所述下拉节点的电位为有效工作电位时，所述上拉节点的电位和所述栅极驱动信号输出端的电位可以为第一电平。

具体的，所述第一电位调节模块可以包括：第一电位调节晶体管，栅极和第一极都与所述上一级上拉节点连接，第二极与所述控制节点连接。

具体的，所述第二电位调节模块包括：第二电位调节晶体管，栅极与所述上一级下拉节点连接，第一极与所述上拉节点连接，第二极与所述控制节点连接。

优选的，本发明实施例所述的移位寄存器单元还包括：输出降噪模块，被构造成在所述上一级上拉节点的电位为有效工作电位的条件下控制栅极驱动信号输出端与第一电平输入端之间导通，在所述上一级上拉节点的电位不是有效工作电位的条件下断开所述栅极驱动信号输出端与所述第一电平输入端之间的连接。由于本发明实施例所述的移位寄存器单元在起始阶段和输入阶段控制下拉节点的电位不为有效工作电位，在起始阶段和输入阶段无法通过下拉节点将栅极驱动信号输出端输出的栅极驱动信号的电位拉低，因此需要采用所述输出降噪模块在起始阶段和输入阶段控制拉低栅极驱动信号的电位。

具体的，所述输出降噪模块可以包括：输出降噪晶体管，栅极与所述上一级上拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第一电平输入端连接。

具体的，所述下拉节点控制模块可以包括：

第一下拉节点控制晶体管，栅极和第一极都与第二电平输入端连接；

第二下拉节点控制晶体管，栅极与所述控制节点连接，第一极与第一下拉节点控制晶体管的第二极连接；

第三下拉节点控制晶体管，栅极与所述第一下拉节点控制晶体管的第二极连接，第一极与所述第二电平输入端连接，第二极与所述下拉节点连接；以及，

第四下拉节点控制晶体管，栅极与所述控制节点连接，第一极与所述下拉节点连接，第二极与第一电平输入端连接；

所述第二下拉节点控制晶体管的宽长比大于所述第一下拉节点控制晶体管的宽长比，所述第四下拉节点控制晶体管的宽长比大于所述第三下拉节点控制晶体管的宽长比。

在实际操作时，本发明实施例所述的移位寄存器单元还可以包括：第一下拉模块，与所述上拉节点、所述下拉节点和所述第一电平输入端连接，被构造成根据所述下拉节点的电位控制所述上拉节点是否与所述第一电平输入端连通；以及，

输出模块，与所述上拉节点、时钟信号输入端和栅极驱动信号输出端连接，被构造成根据所述上拉节点的电位控制所述栅极驱动信号输出端是否与所述时钟信号输入端连接。

具体的，所述第一下拉模块可以包括：第一下拉晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述第一电平输入端连接。

在现有技术中，上拉节点的漏电路径即为所述第一下拉晶体管，也即在上拉节点充电过程中被第一下拉晶体管漏电，导致上拉节点的电位达不到输出晶体管完全开启电压，导致栅极驱动信号输出端上升和下降有失真问题。而本发明实施例针对上拉节点充电过程中被第一下拉晶体管漏电问题，通过电路和时序涉及，将第一下拉晶体管在上拉节点充电前关闭，不会存在上拉节点漏电情况。

在实际操作时，所述输出模块可以包括：

输出晶体管，栅极与所述上拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第一电平输入端连接；以及，

存储电容，第一端与所述上拉节点连接，第二端与所述栅极驱动信号输出端连接。

在具体实施时，本发明实施例所述的移位寄存器单元还可以包括输入模块、复位模块和第二下拉模块。

如图1所示，本发明实施例所述的移位寄存器单元包括下拉节点控制模块11、第一电位调节模块12、第二电位调节模块13、输出降噪模块14、第一下拉模块15、输出模块16、输入模块17、复位模块18和第二下拉模块19，其中，

所述下拉节点控制模块11与下拉节点pd连接，并所述下拉节点控制模块11具有控制节点ctrl，被构造成根据所述控制节点ctrl的电位控制下拉节点pd的电位，所述控制节点ctrl的电位和所述下拉节点pd的电位呈反相关系；

所述第一电位调节模块12与上一级上拉节点pu(n-1)和控制节点ctrl连接，被构造成在上一级上拉节点pu(n-1)的电位为有效工作电位的条件下将上一级上拉节点pu(n-1)的电位输送至所述控制节点ctrl，在上一级上拉节点pu(n-1)的电位不是有效工作电位的条件下断开所述控制节点ctrl与所述上一级上拉节点pu(n-1)之间的连接；以及，

所述第二电位调节模块13设置在上拉节点pu和所述控制节点ctrl之间，所述第二电位调节模块13与上一级下拉节点pd(n-1)连接，所述第二电位调节模块13被构造成在上一级下拉节点pd(n-1)的电位为有效工作电位的条件下使所述控制节点ctrl与所述上拉节点pu之间导通，在上一级下拉节点pd(n-1)的电位不是有效工作电位的条件下断开所述控制节点ctrl与所述上拉节点pu之间的连接；

其中，所述上一级上拉节点pu(n-1)为所述移位寄存器电路中相邻上一级移位寄存器单元中的上拉节点，所述上一级下拉节点pd(n-1)为所述移位寄存器电路中相邻上一级移位寄存器单元中的下拉节点；

所述输出降噪模块14与所述上一级上拉节点pu(n-1)、栅极驱动信号输出端output和第一电平输入端vi1连接，被构造成在所述上一级上拉节点pu(n-1)的电位为有效工作电位的条件下控制栅极驱动信号输出端output与第一电平输入端vi1之间导通，在所述上一级上拉节点pu(n-1)的电位不是有效工作电位的条件下断开所述栅极驱动信号输出端output与所述第一电平输入端vi1之间的连接；

在实际操作时，所述第一电平输入端vi1可以为输入低电平vgl的低电平输入端；

所述第一下拉模块15与所述上拉节点pu、所述下拉节点pd和所述第一电平输入端vi1连接，被构造成根据所述下拉节点pd的电位控制所述上拉节点pu是否与所述第一电平输入端vi1连通；

所述输出模块16与所述上拉节点pu、时钟信号输入端clk和栅极驱动信号输出端output连接，被构造成根据所述上拉节点pu的电位控制所述栅极驱动信号输出端output是否与所述时钟信号输入端clk连接；

所述输入模块17与输入端input、第二电平输入端vi2和所述上拉节点pu连接，用于在输入端input的控制下控制所述上拉节点pu是否与所述第二电平输入端vi2连通；所述第二电平输入端vi2可以为输入高电平vgh的高电平输入端；在实际操作时，所述输入端input可以为相邻上一级移位寄存器单元的栅极驱动信号输入端output(n-1)；

所述复位模块18与复位端reset、所述第一电平输入端vi1和所述上拉节点pu连接，用于在所述复位端reset的控制下控制所述上拉节点pu是否与所述第一电平输入端vi1连通；在实际操作时，所述复位端reset可以为相邻下一级移位寄存器单元的栅极驱动信号输入端output(n+1)；

所述第二下拉模块19与所述下拉节点pd、所述栅极驱动信号输出端output和第一电平输入端vi1连接，用于在下拉节点pd的控制下控制所述栅极驱动信号输出端output是否与所述第一电平输入端vi1连接。

假设在如图1所示的实施例中，各模块包括的各晶体管为n型晶体管，有效工作电位为高电位，如图2所示，本发明如图1所示的移位寄存器单元的实施例在工作时，具体工作过程如下：在每一显示周期，

在起始阶段s1，上一级上拉节点pu(n-1)的电位为高电平，上一级下拉节点pd(n-1)的电位为低电平，第一电位调节模块12控制将上一级上拉节点pu(n-1)的电位传送至控制节点ctrl，以使得所述控制节点ctrl的电位为高电平，第二电位调节模块13控制断开所述控制节点ctrl与上拉节点pu之间的连接，下拉节点控制模块11控制所述控制节点ctrl的电位与下拉节点pd的电位呈反相关系，从而控制所述下拉节点pd的电位为低电平，从而控制关闭pu的漏电路径；在起始阶段s1，pu的电位为低电平；输出降噪模块14控制栅极驱动信号输出端output与第一电平输入端连通，使得output输出低电平，以对栅极驱动信号输出端output放噪；

在输入阶段s2，clk输入低电平，上一级上拉节点pu(n-1)的电位为高电平，上一级下拉节点pd(n-1)的电位为低电平，输入端input输入高电平，pu的电位被拉高为高电平，第一电位调节模块12控制将上一级上拉节点pu(n-1)的电位传送至控制节点ctrl，以使得所述控制节点ctrl的电位为高电平，第二电位调节模块13控制断开所述控制节点ctrl与上拉节点pu之间的连接，下拉节点控制模块11控制所述控制节点ctrl的电位与下拉节点pd的电位呈反相关系，从而控制所述下拉节点pd的电位为低电平，从而控制关闭pu的漏电路径；输出降噪模块控制栅极驱动信号输出端output与第一电平输入端连通，使得output输出低电平，以对栅极驱动信号输出端out放噪；

在输出阶段s3，clk输入高电平，上拉节点pu的电位为高电平，所述上一级上拉节点pu(n-1)的电位为低电平，所述上一级下拉节点pd(n-1)的电位为高电平，所述第一电位调节模块12断开所述控制节点ctrl与所述上一级上位节点pu(n-1)之间的连接，所述第二电位调节模块13控制所述控制节点ctrl与所述上拉节点pu之间导通，以使得所述控制节点ctrl的电位为高电平，下拉节点控制模块11控制所述控制节点ctrl的电位与所述下拉节点pd的电位呈反相关系，从而控制所述下拉节点pd的电位为低电平，从而控制关闭pu的漏电路径；使得pu的电位达到输出晶体管完全开启的电位，从而控制该输出晶体管完全打开；输出降噪模块14控制断开所述栅极驱动信号输出端output与第一电平输入端之间的连接；在输出阶段s3，pu的电位为高电平，output输出clk输入的高电平；

在复位阶段s4，所述上拉节点pu的电位为低电平，所述上一级上拉节点pu(n-1)的电位为低电平，所述上一级下拉节点pd(n-1)的电位为高电平，所述第一电位调节模块12控制断开所述控制节点ctrl与所述上一级上拉节点pu(n-1)之间的连接，所述第二电位调节模块13控制所述控制节点ctrl与所述上拉节点pu之间导通，以使得所述控制节点ctrl的电位为低电平，下拉节点控制模块11控制所述控制节点ctrl的电位与所述下拉节点pd的电位呈反相关系，从而控制所述下拉节点pd的电位为高电平；输出降噪模块14控制断开所述栅极驱动信号输出端output与第一电平输入端之间的连接。

下面通过一具体实施例来说明本发明所述的移位寄存器单元。

如图3所示，在图1所示的移位寄存器单元的实施例的基础上，

所述下拉节点控制模块11包括：

第一下拉节点控制晶体管m9，栅极和漏极都与输入高电压gch的高电压输入端连接；

第二下拉节点控制晶体管m8，栅极与所述控制节点ctrl连接，漏极与第一下拉节点控制晶体管m9的源极连接；

第三下拉节点控制晶体管m5，栅极与所述第一下拉节点控制晶体管m9的源极连接，漏极与输入高电压gch的高电压输入端连接，源极与所述下拉节点pd连接；以及，

第四下拉节点控制晶体管m6，栅极与所述控制节点ctrl连接，漏极与所述下拉节点pd连接，源极与输入低电平vgl的低电平输入端连接；

所述第二下拉节点控制晶体管m8的宽长比大于所述第一下拉节点控制晶体管m9的宽长比，所述第四下拉节点控制晶体管m6的宽长比大于所述第三下拉节点控制晶体管m5的宽长比；

所述第一电位调节模块12包括：第一电位调节晶体管m12，栅极和漏极都与所述上一级上拉节点pu(n-1)连接，源极与所述控制节点ctrl连接；

所述第二电位调节模块13包括：第二电位调节晶体管m11，栅极与所述上一级下拉节点pd(n-1)连接，漏极与所述上拉节点pu连接，源极与所述控制节点ctrl连接；

所述输出降噪模块14包括：输出降噪晶体管m7，栅极与所述上一级上拉节点pu(n-1)连接，漏极与所述栅极驱动信号输出端output连接，源极与输入低电平vgl的低电平输入端连接；

所述第一下拉模块15包括：第一下拉晶体管m10，栅极与所述下拉节点pd连接，漏极与所述上拉节点pu连接，源极与所述输入低电平vgl的低电平输入端连接；

所述输出模块16包括：输出晶体管m3，栅极与所述上拉节点pu连接，漏极与所述栅极驱动信号输出端output连接，源极与所述输入低电平vlg的低电平输入端连接；以及，

存储电容c1，第一端与所述上拉节点连接，第二端与所述栅极驱动信号输出端output连接；

所述输入模块17包括：输入晶体管m1，栅极与所述输入端intput连接，漏极与输入高电平vgh的高电平输入端连接，源极与所述上拉节点pu连接；

所述复位模块18包括：复位晶体管m2，栅极与所述复位端reset连接，漏极与所述上拉节点pu连接，源极与输入低电平vgl的低电平输入端连接；

所述第二下拉模块19包括：第二下拉晶体管m4，栅极与所述下拉节点pd连接，漏极与所述栅极驱动信号输出端output连接，源极与所述输入低电平vgl的低电平输入端连接。

在图3所示的具体实施例中，所有的晶体管都为n型晶体管；但是在实际操作时，如上晶体管也可以为p型晶体管，仅需相应改变控制即可，在此对晶体管类型不作限定。

在图3所示的移位寄存器单元的具体实施例在工作时，m11、m12通过pd(n-1)、pu(n-1)的互补关系，切换打开m6和m8，确保pd的电位在pu的电位为高电平之前就为低电平。

如图2所示，本发明如图3所示的移位寄存器单元的具体实施例在工作时，在每一显示周期，

在起始阶段s1，上一级上拉节点pu(n-1)的电位为高电平，上一级下拉节点pd(n-1)的电位为低电平，m12打开，控制将上一级上拉节点pu(n-1)的电位传送至控制节点ctrl，以使得所述控制节点ctrl的电位为高电平，m11关闭，以断开所述控制节点ctrl与上拉节点pu之间的连接，m6和m8都打开，从而控制pd的电位为低电平，从而控制关闭pu的漏电路径；在起始阶段s1，pu的电位为低电平；m7打开，以控制栅极驱动信号输出端output与输入低电平vgl的低电平输入端连通，使得output输出低电平，以对栅极驱动信号输出端output放噪；

在输入阶段s2，clk输入低电平，input输入高电平，上一级上拉节点pu(n-1)的电位为高电平，上一级下拉节点pd(n-1)的电位为低电平，输入端input输入高电平，m1打开，pu的电位被拉高为高电平，m12打开，以控制将上一级上拉节点pu(n-1)的电位传送至控制节点ctrl，以使得所述控制节点ctrl的电位为高电平，m11关闭，以断开所述控制节点ctrl与上拉节点pu之间的连接，m6和m8都打开，从而控制所述下拉节点pd的电位为低电平，从而控制关闭pu的漏电路径；m7打开，从而控制栅极驱动信号输出端output与输入低电平vgl的低电平输入端连通，使得output输出低电平，以对栅极驱动信号输出端out放噪；在输入阶段s2，由于pu的电位为高电平，则m3打开；

在输出阶段s3，clk输入高电平，上拉节点pu的电位为高电平，所述上一级上拉节点pu(n-1)的电位为低电平，所述上一级下拉节点pd(n-1)的电位为高电平，m12关闭，以断开所述控制节点ctrl与所述上一级上位节点pu(n-1)之间的连接，m11打开，以控制所述控制节点ctrl与所述上拉节点pu之间导通，以使得所述控制节点ctrl的电位为高电平，m6和m8都打开，从而控制所述下拉节点pd的电位为低电平，从而控制关闭pu的漏电路径，使得pu的电位达到输出晶体管m3完全开启的电位，从而控制该输出晶体管m3完全打开，output输出高电平；m7关闭，以断开所述栅极驱动信号输出端output与所述输入低电平vlg的低电平输入端之间的连接；在输出阶段s3，input输出低电平，m1关闭，clk输入高电平，通过m3自举将pu的电位升高到vgh的2倍，m4和m10处于关闭状态；

在复位阶段s4，reset输出高电平，m2打开，以使得所述上拉节点pu的电位为低电平，所述上一级上拉节点pu(n-1)的电位为低电平，所述上一级下拉节点pd(n-1)的电位为高电平，m12关闭，以控制断开所述控制节点ctrl与所述上一级上拉节点pu(n-1)之间的连接，m11打开，以控制所述控制节点ctrl与所述上拉节点pu之间导通，以使得所述控制节点ctrl的电位为低电平，m6和m8都关闭，从而控制所述下拉节点pd的电位为高电平，m4打开，以控制output输出低电平；m7关闭，以断开所述栅极驱动信号输出端output与输入低电平vgl的低电平输入端之间的连接；在复位阶段s4，m4和m10都打开，以对pu和output放噪。

本发明实施例所述的移位寄存器电路包括多个级联的上述的移位寄存器单元；

除了第一级移位寄存器单元之外，每一级所述移位寄存器单元包括的第一电位调节模块与上一级上拉节点连接，每一级所述移位寄存器单元包括的第二电位调节模块与上一级下拉节点连接。

在具体实施时，第一级移位寄存器单元包括的第一电位调节模块与起始上拉端连接，第一级移位寄存器单元包括的第二电位调节模块与起始下拉端连接。

当第一级移位寄存器单元中的上拉节点的电位如图2中的pu的电位，第一级移位寄存器单元中的下拉节点的电位如图2中的pd的电位时，所述起始上拉端的电位如图2中的pu(n-1)的电位，所述起始下拉端的电位如图2中的pd(n-1)的电位。

具体的，一级所述移位寄存器单元可以包括输入端、复位端和栅极驱动信号输出端；

除了第一级移位寄存器单元之外，每一级所述移位寄存器单元的输入端与相邻上一级移位寄存器单元的栅极驱动信号输出端连接；

除了最后一级移位寄存器单元之外，每一级所述移位寄存器单元的复位端与相邻下一级移位寄存器单元的栅极驱动信号输出端连接。

在实际操作时，第一级移位寄存器单元的输入端与起始信号输入端连接，最后一级移位寄存器单元的复位端与复位信号输入端连接。

在具体实施时，所述第一级移位寄存器单元输出的栅极驱动信号可以比所述起始信号输入端输入的起始信号延迟一显示周期，所述复位信号输入端输入的复位信号可以比所述最后一级移位寄存器单元输出的栅极驱动信号延迟一显示周期；所述显示周期等于一帧画面显示时间/n，其中n为正整数，n等于移位寄存器电路包括的移位寄存器单元的级数。

本发明实施例所述的显示装置包括上述的移位寄存器电路。

本发明实施例所述的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。